关于lvs的问题

zq1503825737 · 发表于 6 天前

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请问各位大佬，如何让版图和电路精确对比，比如说，电路中器件w=2u，m=1,版图中w=1,m=2，这样的让它报错

maomao198477 · 发表于 6 天前

关掉串/并开关

暴躁的兔子 · 发表于 6 天前

楼上能展开讲讲吗

TCKG · 发表于 6 天前

LVS REDUCE PARALLEL MOS NO

zq1503825737 · 发表于 5 天前

TCKG 发表于 2025-9-16 18:07
LVS REDUCE PARALLEL MOS NO

谢谢了，大佬

zq1503825737 · 发表于 5 天前

maomao198477 发表于 2025-9-16 17:39
关掉串/并开关

谢谢大佬了

zq1503825737 · 发表于 5 天前

暴躁的兔子发表于 2025-9-16 17:52
楼上能展开讲讲吗

LVS REDUCE PARALLEL MOS NO
LVS REDUCE SPLIT GATES NO
这两句话加上可以识别M的不同

QYF2022 · 发表于 5 天前

本帖最后由 QYF2022 于 2025-9-17 10:10 编辑

弄好了，谢谢大佬

layout_chong · 发表于 5 天前

请教下，这两句话是加在lvs 内include下面窗口嘛

xmyshine · 发表于 5 天前

layout_chong 发表于 2025-9-17 14:29
请教下，这两句话是加在lvs 内include下面窗口嘛

是在lvs rule中修改

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