求助Time Interleaved ADC中的Decimated设计

chenchenxi0217

小弟有一个smic55nm 5GHz采样率的8通道的Time Interleaved的ADC，现在想用Decimated进行抽取来降低数据率（简化高速串口的设计），想问一下这一部分的设计需要注意什么？

Decimated进行抽取的电路需要用5GHz的时钟驱动吗？还是可以用5GHz的8分频时钟驱动即可？

nanke

没做过，胡乱说下。1）就是块数字电路保证时序即可，但是cmos logic 55nm跑不到5g，前面几级需要自己处理。2）不知道是串口变并口全部把数据存下来或者输出导IO，还是抽一部分数据用于测试，如果是后者需要建模看下，举个例子如果是8的整数倍分频可能无法体现真实性能，看论文会用比较奇怪的分频比，而且还可以配。

chungming

没有理解你的意思, 为什么需要做decimation? 比较像是series to parallel吧.

TI-ADC run 5GS/s,但是有8通道, 抓取ADC的clock可以是5G/8=625MHz的clock signal. 不过要注意的是当这个625M 的clock在敲的时候, 第一个ADC也要做下一次的sampling, 所以要注意timing的状况.