四级 current-controlled delay lines 延时问题

Camellia2233

利用current-controlled delay lines根据电流的大小对时钟信号进行不同程度的延迟，两条路径流过的电流不同，实现对CLK的延时不一。
仿真效果如图所示：
疑惑一：两条路径的延时差异为什么出现【B点】后半部分？不应该是A点出现延时的情况吗？
疑惑二：时钟信号经过延时后的高电平占的时间也发生了变化。
最后一张图片是想要实现的效果图。