锁相环PLL

zjh2001 · 发表于 2025-9-30 17:33:12

zhanweisu33 发表于 2025-9-30 15:51
看看UP，DN在这里有没有突然的调整，仿真时间拉长，如果不再出现也没什么

后面没出现了的

ipmsn5 · 发表于 2025-10-5 04:58:09

PLL的behavior很好，应该和pll锁定的相关逻辑控制电路有关，比如快速锁定以后改变电流，或者环路参数。
PLL本身的环路是很好的，检查一下对应的快速锁定，或者lock detector方面的电路

soulhenry · 发表于 2025-10-6 11:11:22

好歹也看看其他节点的波形，进行分析一下吧。不然就靠一张图，其他全靠猜了

thomas9211 · 发表于 6 天前

If everything looks fine on your side, it might be an issue with the simulation tool.

amswu · 发表于 5 天前

一个可能是是AFC起作用，VCO 离散的cap bank跳了一个code

zjh2001 · 发表于 4 天前

amswu 发表于 2025-10-9 09:04
一个可能是是AFC起作用，VCO 离散的cap bank跳了一个code

感谢回复！
我这个是没加AFC模块的仿真结果

amswu · 发表于 3 天前

就像12楼说的，一级一级往前检查CP前的电路，那个电路发生抖动了。divider可能性最大，重点检查

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