请教大佬在时钟路径上，时钟从MUX的S端到Z端是否正确？

八云紫

如图，这路径从MUX的S端到Z端工具也会检查吗？我理解的S端作为选择端，信号到达S端应该会停下来，不会穿过S端。

zero_0

那你理解错了

八云紫

   

zero_0 发表于 2025-9-9 14:04
那你理解错了

所以时钟路径上，也是会有S端到Z端的检查吗

dingyisuper1

会啊，s端也会有信号过来，就会有path delay，也就会影响Z端信号送出去的时间，所以就要检查

zero_0

   

八云紫 发表于 2025-9-9 14:26
所以时钟路径上，也是会有S端到Z端的检查吗

要不你详细说一下你的理解吧，不然我不知道你钻到哪条胡同里面。



它只是组合逻辑门的一个输入而已，选择器功能上是可以用与或非门替代的，那如果STA吃的是netlist而不是RTL的话，遇到AOI搭的选择器怎么知道它是不是选择器

八云紫

   

zero_0 发表于 2025-9-9 16:34
要不你详细说一下你的理解吧，不然我不知道你钻到哪条胡同里面。

我去看一下MUX的结构

八云紫

   

dingyisuper1 发表于 2025-9-9 16:20
会啊，s端也会有信号过来，就会有path delay，也就会影响Z端信号送出去的时间，所以就要检查 ...

前面我有看到过一个说S->Z ->reg/D的情况，还没找到有S->Z->reg/CP的情况

eric_xjtu

时钟穿过S-Z到reg CP 一般是不正常的, 如果时钟展开走这样的path，大概率是mux后面定了generate clk，工具自动识别从S端前面某个寄存器穿过来了。处理的方法一种可以把时钟在前面某个寄存器的Q端stop住，另外一种方法可以把generate clk 定义的时候增加-combo option（如果这个generate clk不是寄存器分频的话）

八云紫

   

eric_xjtu 发表于 2025-9-10 09:53
时钟穿过S-Z到reg CP 一般是不正常的, 如果时钟展开走这样的path，大概率是mux后面定了generate clk，工具 ...

好的谢谢，从电路上看，在genarate clk前面有一个触发器，有个数字人员说那个不是分频的触发器（另一个说是），genarate clk用的不是-conbiantional 是-div，可能是工具把g clk前面的所有触发器都认成了分频触发器。

mongolue

为何时钟会传到mux 的Sel 上？