2025年第九届全国集创赛IEEE杯国赛一等奖设计回顾：支持112 Gbps PAM4调制的高速串行接口接收机模拟前端

WU_

   

adonics1975 发表于 2025-9-9 15:39
65nm就能用于PAM4 112G transceiver，能量产吗？

做到了后仿真，但是是靠增加点电感数量和电感值来提升带宽的，还没流片，我们组之前流片的芯片仿真和测试结果会有一定的出入

WU_

   

adonics1975 发表于 2025-9-9 15:39
65nm就能用于PAM4 112G transceiver，能量产吗？

噢噢对了，分享里没提到的是这个hbrid CTLE的奈奎斯特频率和均衡的幅度，这个我们前仿和后仿分别是34GHZ和29GHZ，然后peaking足够大，也补偿了VGA和Driver在30GHZ左右的损耗

昵称未占用

优秀

adonics1975

   

WU_ 发表于 2025-9-9 16:23
做到了后仿真，但是是靠增加点电感数量和电感值来提升带宽的，还没流片，我们组之前流片的芯片仿真和测试 ...

数字电路需要多高的频率？65nm能达到这个频率吗？

suoxiaoyu1

谢谢分享

WU_

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WU_

   

adonics1975 发表于 2025-9-9 19:19
数字电路需要多高的频率？65nm能达到这个频率吗？

比赛只要求做SERDES接收机的模拟前端，要求65nm CMOS工艺，我们也没做后面的DFE时钟数据恢复什么的，也没用到数字电路。我们组主要是做无线收发机，用的是40nm和65nm CMOS，不过40比65感觉要精确很多，我的方向也基本上没有涉及数字电路，之前用65nm试过做DFE，我没试出来，可能是我自己的原因也可能是对于频率太高的65nm很难做DFE

looneyxp

佩服~后生可畏~

zhangshiwei

感谢分享