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本帖最后由 WU_ 于 2025-9-9 09:49 编辑
我们是来自华南理工大学的参赛团队，团队三人均为研究生一年级的学生。我们导师团队的主要研究方向是硅基毫米波太赫兹前端芯片设计以及高能效收发机架构等方面的理论和技术研究，本次集创赛IEEE杯赛题要求设计高速串行接口接收机的模拟前端，两者较为契合，因此我们选择了这一赛题。团队成员在本科阶段就对射频电路设计和集成电路开发有着浓厚的兴趣，并参与过射频芯片设计的相关项目，积累了一定的实践经验。 在准备比赛的过程中，我们不仅深化了对射频与高速电路芯片设计的理解，还学习了许多新的仿真方法和设计工具。感谢冉谱的支持，利用RFIC-GPT工具帮我们团队节省了设计无源电感的时间，提升了我们的工作效率。最后取得了全国总决赛一等奖的成绩，我们对这个结果非常满意，也非常感谢冉谱以及组委会的帮助和支持！
2. 赛题介绍 ①应用背景 在智能汽车、数据中心、人工智能等领域高速发展的当今社会，产生了大量数据交互需求，人们对数据传输的带宽和能效有了越来越高的要求。而高速串行接口电路是一种专用于高效数据传输的电路，应用广泛，能够实现芯片间通讯和板间通讯。
图1 数据传输过程
图1 数据传输过程 信号经过信道损耗，幅度大幅衰减，为了能够正确恢复数据，需要对接收到的高速数据信号，提供增益和均衡，均衡是高速串行接口电路的核心功能之一。 ②系统组成：输入端接、输入AC耦合、CTLE、VGA 高速串行接口接收机的模拟前端一般由输入端接、连续时间均衡器和可变增益放大器（Variable Gain Amplifier, VGA）三部分组成。其中，连续时间均衡器常采用连续时间线性均衡器（Continuous-Time Linear Equalizer, CLTE）实现。 ③设计指标要求 | | | | | | | | | | | | | | | Nyquist频率处可提供3~12dB的peaking | | |
表1 赛题要求性能指标
3. 项目实现过程 依据赛题所要求的指标，我们对65nm CMOS工艺以及其他工艺的高速串行接口接收机模拟前端进行调研，考虑到CTLE以及VGA有多种结构，且在不同的指标上各有优劣，我们对这两种电路的现有结构进行了整理分析，最后确定了整体架构和各级结构。 该模拟前端采用混合型连续时间线性均衡器(hybrid CTLE) 获得大的峰值增益(Peaking Gain)调节范围，电感电阻串联的负载结构使得高频区增益进一步提升，实现更大峰值；同时引入Gm-TIA结构，利用强负反馈机制线性化整体增益路径，同时拓展peaking的范围，以满足大信号损耗应用场景的需求；基于指数生成器技术的可变增益放大器(VGA)能实现16dB的增益可控范围。
图2 整体架构
图2 整体架构 ①均衡器结构 均衡器第一级采用hybrid CTLE结构，该结构如图3所示。该均衡器通过RLC网络负载和源极退化来塑造其频率响应，与传统CTLE实现不同，退化电容CD的作用是控制传输函数的中频斜率，控制CD可以使CTLE响应更好地匹配待均衡通道的斜率，从而在整个通带内减少过度或不足均衡，而高频峰值则RLC网络负载以及源退化电容和电阻共同提供，实现了基于谐振技术的线性均衡。该级的输入gm采用互补结构，由PMOS和NMOS差分晶体管对组成以增大跨导也将偏置电流源产生的电流减少一半，从而节省功率。
图3 hybrid CTLE电路
图3 hybrid CTLE电路 Hybird CTLE级电路的理论推导如下
公式1
均衡器第二级采用Gm-TIA拓扑结构，采用电阻性并联反馈跨阻放大器(SF-TIA)，如图4所示。这种拓扑结构具有独特的优势，能够有效提高信号处理的效率和精度。SF-TIA 的电阻性并联反馈机制可以精确控制放大器的增益和带宽，以适应不同的信号输入要求。在实际应用中，对于不同速率和幅度的信号，通过调整SF-TIA的参数，实现对信号的快速均衡和放大。
图4 基于Gm-TIA架构的CTLE
图4 基于Gm-TIA架构的CTLE
②VGA结构 可变增益放大器VGA是基于指数生成技术的吉尔伯特单元，如图5所示，能够实现通过电压控制低频增益呈dB线性变化的效果，在VCTRL的控制下具备渐变增益缩放的特性，该级电路运用有源电感技术来拓展带宽。
图5 基于吉尔伯特单元的VGA
图5 基于吉尔伯特单元的VGA
图6 控制电路(指数发生器)
图6 控制电路(指数发生器) 控制电路生成的差分直流电压差与VCTRL呈现指数关系，生成的电压对作为控制信号，作用于吉尔伯特单元。由于指数函数在dB轴上呈现线性特性，因此在VCTRL控制下，VGA增益呈dB线性变化，且频域波形会随VCTRL的变化而均匀上下移动。
公式2
③输入端接匹配网络 端接是指消除信号反射的一种方式，在传输线中，当阻抗出现不匹配时，会发生反射。减小和消除反射的方法是根据传输线的特性阻抗在其发送端或接收端进行阻抗匹配。输入端接通常涉及到阻抗匹配和信号完整性，用于实现阻抗匹配，防止信号在传输过程中因阻抗不匹配而导致的反射和失真。在信号传输中，输入端接的设计可以影响信号的特性，确保信号在传输线上的有效传播。我们设计的输入端接匹配网络如下图7。
图7 匹配网络电路及其等效结构
图7 匹配网络电路及其等效结构
图7 匹配网络电路及其等效结构 本设计的输入端接结构如图，输入端接网络提供宽带阻抗匹配和ESD保护，不对称T线圈和回退电阻是为了匹配差分100Ω，改善回波损耗和输入带宽，并通过片上电容器与下一级进行交流耦合以实现直流隔离。阻抗的表达式为
公式3
4. RFIC-GPT Online提供的帮助 在完成了电路结构的选取和前仿之后，我们遇到了一个难题：无源电感的设计工程量较大。由于模拟前端的每个模块(均衡器、VGA、输入匹配网络)都包含电感，数量众多，且电感值、Q值和工作频率都有差异，前仿真设置的电感值又太过理想难以在现实实现，逐个设计优化和调试会消耗很多时间精力。 在过去的电感设计中，我们往往在前仿设置好电感参数（电感值、Q值、工作频率等），再根据公式计算出无源器件的几何尺寸，利用一些设计软件手动绘制后进行电磁仿真，再代入前仿真。若得到的结果符合要求，则完成设计；若不符合，再对版图进行调整，直到得到满意的结果。这样的设计过程存在两个缺点：一是在对电感尺寸进行调整需要不断地修改尺寸，同时进行电磁仿真，然后再导出文件并导入仿真环境，消耗大量的时间；二是设计所参考的公式在高频下准确性不足，在射频频段会有较大偏差。所以我们使用了冉谱提供的EDA工具——RFIC-GPT(Online:service.icprophet.com)。 该工具在电感设计方面表现出色，极大简化了工作流程。通过RFIC-GPT，我们能够快速生成符合特定要求的电感模型，并对其进行高效优化。工具内置的智能算法可以根据目标频率、Q值和电感值自动生成，避免手动调参的工作量。此外，它还提供了直观的可视化界面，让我们能够实时观察设计的电感的版图变化以及不同参数最接近时的不同版本，从而更精准地满足电路性能需求。这一工具的支持不仅缩短了项目周期，还提升了最终设计的可靠性和性能表现。
图8 RFIC-GPT工具的调试界面
图8 RFIC-GPT工具的调试界面 如图8是我们使用该工具的调试界面，在无源电感的设计方面，该工具可以根据电感的电学指标(工作频率、品质因子、电感值、工艺节点等)，自动且快速生成所需的电感。在团队协作方面，RFIC-GPT的云端特性也发挥了重要作用。可以查询历史设计的数据和仿真结果，这不仅能找到之前设计参数的文件，加强备份，还提高了整体工作效率。尤其是在比赛时间紧迫以及文件数量众多的情况下，这一特性显得尤为重要。
图9 本团队利用RFIC-GPT所设计的全部电感
图9 本团队利用RFIC-GPT所设计的全部电感 如图10是我们设计的一个电感，将其提参后可以很方便地生成s2p文件然后代入到仿真环境中，图11是电感的仿真结果。在使用RFIC-GPT工具的过程中，我们深刻体会到其在射频与高速电路设计中的独特优势。
图10 利用RFIC-GPT所设计的电感
图10 利用RFIC-GPT所设计的电感
图11 该电感的电磁仿真结果
图11 该电感的电磁仿真结果 图12是加入了无源电感的整体版图(优化前)，可以看出整体版图有10个电感，如果要手动绘制逐个仿真的话工作量会很多，但是利用RFIC-GPT工具，这些工作仅在两天内就完成了从绘制、调试、导入仿真环境、重新调试到优化的全过程。这种高效的工具不仅避免了重复劳动，还确保了设计的一致性和可靠性。
图12 优化前的版图布局
图12 优化前的版图布局 最终，借助RFIC-GPT的强大功能，我们在短时间内完成了所有模块的优化和整合，并成功将设计方案投入后仿真。这一工具不仅显著提升了设计效率，还让我们在比赛中占据了技术优势，为项目取得优异成绩提供了有力支持。 在决赛前夕，我们借助RFIC-GPT完成了对面积的优化。由于输入端接有四个电感，如图13所示，四个电感如果与有源部分连接，需要扩大图12整体版图的面积，因为会有布线和布局方面的问题。受工具的变压器设计的Type3的交叠电感型变压器启发，可以将四个无源电感合并成一个模块，从而节省面积并利于布线布局。
图13 无源电感布局优化方法
图13 无源电感布局优化方法
图14 优化措施的灵感来源(RFIC-GPT变压器Type3的交叠电感型变压器)
图14 优化措施的灵感来源(RFIC-GPT变压器Type3的交叠电感型变压器) 优化后的整体版图如下，不仅在视觉上更加紧凑和整洁，还显著提升了电路的性能表现。通过将四个独立电感整合为一个模块化设计，布线长度大幅缩短，也避免了走线的交叠，从而减少了寄生效应的影响，进一步提高了信号完整性和整体效率。此外，这种优化方式还降低了版图的复杂性，使得工作更加高效。
图15 交叠电感共用面积后优化后的版图布局
图15 交叠电感共用面积后优化后的版图布局 在电感设计完成后，我们对后仿真进行了全面的性能验证，图16是后仿真的结果。在加入有源部分版图提取R+C+CC寄生参数和无源电感提取电磁仿真的参数后，前仿真(红色眼图)和后仿真(蓝色眼图)对比如下，在设计中有源部分版图的寄生参数会更影响后仿真性能，有源部分和无源电感寄生参数叠加后，由图可以看出前后仿真性能差别较小，都能稳定且良好地支持系统工作。这说明利用RFIC-GPT生成的电感模型不仅满足了电路设计中的关键指标，还展现出了优异的可靠性、稳定性和一致性。尤其是在高频工作条件下，这些电感的品质因子和电感值均达到了预期目标，为整个模拟前端的性能提升奠定了坚实基础。
图16 理想情况、损耗后、均衡后的眼图(红/蓝色分别为加入版图提参和电感snp文件前后) ... ... ... ...
图16 理想情况、损耗后、均衡后的眼图(红/蓝色分别为加入版图提参和电感snp文件前后) 通过这次比赛的经历，我们更加认识到先进EDA工具在复杂电路设计中的不可或缺性。RFIC-GPT不仅为我们节省了大量时间，还帮助我们克服了多个技术难点，最终实现了设计方案的全面优化。这种经验无疑将对我们未来的科研和工程实践产生深远影响。
5. 给下届的建议 通过这次集创赛，我们小组有很多收获，在这里分享一些经验： 首先，建议下届参赛者在选题时充分结合自身研究方向和兴趣点，这样不仅能提高学习效率，还能增强项目的完成度。射频设计时前后仿的差别较大，很短的走线和金属层交叠等各种因素都会带来寄生电感、电阻或电容，在前仿真结束后，应该立即快速粗略地画版图，提取寄生参数然后进行后仿，来确定该种结构或该参数下的电路是否能支持目标工作。 其次，在项目推进过程中，合理利用现有工具和资源非常重要。例如，我们使用了RFIC-GPT Online进行无源电感的优化设计，极大缩短了开发周期。由于无源部分对设计最后的性能影响非常大，所以我们需要提前在前仿真时将设计好的电感进行一定的电磁仿真，提取参数代入到前仿真中，确保我们设计的电感可以在物理层实现且能与整体电路适配。利用该工具设计了该模拟前端的无源部分，设计和优化总共只用了两天时间，相对于设计计划中的十天时间缩短了整整八天，给我们足够的空间去优化其他部分。 然后是优化整体设计时的各指标之间的平衡与折衷。赛题对功耗、能效和带宽方面的要求比较高，对面积和增益的要求较为宽松，所以我们权衡利弊，集中讨论应该着重优化哪些指标。在比赛后期持续利用RFIC-GPT来重新构造我们优化需要的电感，提升整体电路并平衡各方面性能。 最后，保持与导师和相关技术支持方的良好沟通，及时解决遇到的问题，这将为项目的成功奠定坚实基础。 希望所有有意向参加集创赛的同学都能在比赛中有所收获，取得满意的成绩！
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发表于 2025-9-8 16:19:27
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