PLL无法正常锁频

lgx0803 · 发表于 2025-9-5 11:14:16

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求助！谢谢各位老师。
看我的截图可以看出，Vctrl呈现正弦波的形式，没法正常锁频。观察PFD的输入端，Fdiv和Fref，这时div的周期42.6782-37.6587 = 5.0195ns ，Fref频率 200MHz 周期5ns，所以波形是对的，应该控制电压下降，另外看了一下电荷泵的形式也很正常。但是很奇怪，为什么Vctrl是正弦波的样子始终无法锁频？是由于环路带宽的问题吗，还是相位裕度。

zhangyp · 发表于 2025-9-5 11:19:26

这种情况赶紧改变一下LPF看看，这个就是相位裕度不够造成的；

把猪拿过雷雷 · 发表于 2025-9-5 12:16:13

有系统参数的建模吗？建模还是能规避掉大问题，比如相位裕度一般建模够了电路基本也够

striker · 发表于 2025-9-5 15:58:50

看起来是相位裕度不够

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[求助] PLL无法正常锁频

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