PLL无法正常锁频

lgx0803 · 发表于昨天 11:14

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求助！谢谢各位老师。
看我的截图可以看出，Vctrl呈现正弦波的形式，没法正常锁频。观察PFD的输入端，Fdiv和Fref，这时div的周期42.6782-37.6587 = 5.0195ns ，Fref频率 200MHz 周期5ns，所以波形是对的，应该控制电压下降，另外看了一下电荷泵的形式也很正常。但是很奇怪，为什么Vctrl是正弦波的样子始终无法锁频？是由于环路带宽的问题吗，还是相位裕度。