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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog Layout（版图） › Layout讨论区 › 画PAD RING时，LVS报错
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查看: 91|回复: 1

[求助] 画PAD RING时，LVS报错

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发表于 昨天 16:36 | 显示全部楼层 |阅读模式

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请问各位大佬，我在画IO RING和PAD RING的时候，分了好几个digital的gnd和analog的gnd，分别是VSS、AVSS、AVSS18,在画版图的时候是没有相互连接的，但是LVS提示warning，说三个net连接到了一起

                               
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TCKG
发表于 昨天 21:00 | 显示全部楼层
软连接了，不同的地需要隔离
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