使用synplify综合synopsys 的pcie ctrl ip 报错的问题

sunt8707

我使用synplify_premier 2018版本，指定xilinx xcvu9p器件，编译synopsys 生成的PCIE CRTL IP，可以综合成功。
后面要使用xilinx dv19p器件，因为synplify 2018版本不支持19p器件，所以升级到了synplify_elite 2023.9版本，
但是用synplify_elite 2023.9版本指定DV19P器件继续编译PCIE ip时，始终报如下错误：netlist error at line 2505466 in work.target_cpl_lut_z312_layer0.verilog: port and net bundle width mismatch！
请问有没有遇到这种问题的？PCIE IP的代码在生成后，始终没修改过。

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另外我查资料发现综合PCIE ip需要加载designware的库，我指定xilinx xcvu9p器件时，能在synplify软件里正常加载designware库，但是指定到DV19P器件时，却无法在synplify软件里正常加载designware库！不知跟这个问题是否有关系？