PCB板为了节省AC电容打孔空间，你有没动过这个念头？

edadoc2013

高速先生成员--姜杰

高速先生前不久一篇关于AC电容的文章《明知故问？？高速AC耦合电容挨得很近，串扰会不会很大……》，引起了不少粉丝的讨论，最近有热心读者发来这样一张图，询问这种节省空间的打孔方式是否可行？

熟悉电路板电源去耦电容设计的朋友，一定看出来了这种扇出方式的灵感来源：对于BGA布局相反面的去耦小电容，经常采用这种过孔朝向管脚焊盘内部的方式，一来电容布局在BGA管脚正下方，节省了布局空间（毕竟，这个位置，不放去耦电容，别的器件也不敢乱放）；二来，电容尽量靠近了用电管脚，电源、地管脚可以就近连接相应的过孔，减小了回流路径，可谓一举两得。

细一琢磨，又觉得哪里不对劲，当设计对象由PCB电源去耦电容，变成高速信号的AC电容，这种方法是否同样适用？

感觉归感觉，高速先生还是习惯用数据说话，建个模型仿真摸摸底。如果方法可行，当然皆大欢喜，如果不行，也能搞清楚原因。

这种AC电容扇出方式节省空间的关键，在于过孔打在电容的管脚焊盘之间，3D建模如下。

为了大家能看的更清楚，隐藏电容后的俯视图如下（下文简称via-in）：

对于速率25Gbps，差分走线特征阻抗100欧的信号，该模型PCB仿真结果的阻抗低点仅为81.49欧姆，显然不太美丽。

保持其它条件不变，调整扇出过孔的位置：将打在电容管脚焊盘之间的过孔移到电容外部（下文简称via-out）。

PCB阻抗仿真结果如下，最低值大幅提升至94欧！

细心的网友会问了，为啥过孔打在电容焊盘外部的阻抗曲线会出现两个低点？对照模型就能看出，图中的两个阻抗低点，一个对应过孔，一个对应AC电容，虽然这两处都有做反焊盘优化，毕竟离100欧的目标还差那么一些。

对比via-in和via-out两种方式阻抗连续性的另外一个指标—回波损耗，可以看出同样的趋势，via-in的回损明显比via-out的差。

为什么via-in的阻抗跌的这么厉害呢？正常情况下（via-out），信号从电容的管脚1进入后，经过电容本体，从管脚2离开，最后进入换层过孔。

至于via-in的信号流向分析，熟悉高速先生文章的朋友一定会记得，之前我们介绍过从场的角度看问题。高速先生这里先卖个关子，咱们答题区见……

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