Cortex-M0 cortexm0ds_logic reset

fangyou123

使用Cortex-M0 MCU进行设计时，cortexm0ds_logic这个模块本身很多寄存器是没有复位信号的，在前仿时这些寄存器的初始值为x，但会被前一级寄存器的值覆盖为稳定值，可以仿真成功；在使用综合后的网表进行仿真时（做完后端pr以及pt后结果也一样），这些寄存器的值还没来得及被覆盖就向下传递，导致x态传播，仿真失败。尝试过将所有寄存器加上复位信号，可以解决此问题，使用综合后的网表然后设置nospecify，就可以仿真通过。虽然这样可以解决，但是总感觉arm得代码肯定没问题，不需要加上这些reset，是综合时哪些地方没有设置到吗？还是说rtl有需要改进的地方？

Y__Y

给无复位端的寄存器设置初始值， 比如VCS可以用initreg选项。
可以参考下面链接中的文章。
https://blog.csdn.net/kevindas/article/details/102178944
https://bbs.eetop.cn/thread-928883-1-1.html

fangyou123

   

Y__Y 发表于 2025-8-9 09:34
给无复位端的寄存器设置初始值， 比如VCS可以用initreg选项。
可以参考下面链接中的文章。
https://blog.cs ...

试了下强制复位确实可以，但为什么前仿不用赋初值也可以通过，仿网表时设置了nospecify同时不使用sdf反标，从波形图上看激励已经与前仿同步，但还是仿真失败了，是什么原因导致的呢

Y__Y

   

fangyou123 发表于 2025-8-11 20:34
试了下强制复位确实可以，但为什么前仿不用赋初值也可以通过，仿网表时设置了nospecify同时不使用sdf反 ...

1. 前仿是行为级仿真，X态传播会被阻塞。

2. +nospecify选项， stdcell的specify块延时被忽略。
    看看仿真波形stdcell的输入输出间是否还带有延时，可以用delay_mode_zero消除所有的延时。