PFD設計出現高頻抖動解決

wawafishg · 发表于 2025-7-9 20:43:46

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各位前輩好，我在自己實作一個輸入為4MHz的PFD出現了問題，在模擬PLL鎖定的情況時發現在輸入都為1時在UP/DN/RST出現高頻抖動，並且UP/DN最高輸出只到約1.7V (設定supply voltage為1.8V)，想請問各位前輩能否給予建議改善，先在此感謝各位熱心的回覆

(DFF使用master slave DFF)

nanke · 发表于 2025-7-14 10:04:11

这里似乎都不是标准电路，比如第二张图的dff，clk传输门只用单管，rst也只用单管，会有些潜在的问题。一般都是用成对的cmos。

YyuanRTs · 发表于 2025-7-14 10:14:49

当CLK为高时整个DFF为直通，这功能是不正常的。
然后CLK为高时，RST只能复位DFF中的输出节点，RST消失时DFF还会回到正常输出的电压，没有记忆复位行为，因此产生震荡
重新抄一个DFF结构问题就解决了

sutaotao2001 · 发表于 2025-7-14 10:16:39

Thank

wawafishg · 发表于 2025-7-15 19:05:10

YyuanRTs 发表于 2025-7-14 10:14
当CLK为高时整个DFF为直通，这功能是不正常的。
然后CLK为高时，RST只能复位DFF中的输出节点，RST消失时DFF ...

您好

我的MS DFF是參考這部影片後半段DFF設計的
https://www.bilibili.com/video/B ... on.video_card.click
我也有將DFF單獨測試過，功能正常波形如下

或者想請問您有沒有在MHz頻率下推薦的DFF設計作為改進，謝謝您的回覆

wawafishg · 发表于 2025-7-15 19:46:46

nanke 发表于 2025-7-14 10:04
这里似乎都不是标准电路，比如第二张图的dff，clk传输门只用单管，rst也只用单管，会有些潜在的问题。一般 ...

好的謝謝您有問題再貼上來請教您

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