cdl转化为原理图出现内部symbol引脚方向不对

Ecooq

晚辈在进行数模混合仿真的时候出现以下问题，恳请大佬解惑答疑。
我把用verilog代码进行dc综合，pt分析，sp分析，pg然后将后端的网表导入virtuoso，生成的模块图如下：

                               
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遇到的问题是：顶层原理 图模块输入输出引脚的方向是对的，但是如果追踪到内部的小模块就会发现原本应该是输入的引脚，在内部变成了输出。
如下图：

                               
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比如内部的por模块：它的POR端口本来应该是输入，但是现在变成了输出端口。
在进行仿真的时候，整个模块无法响应。
恳请大佬解惑。

chuchuang

先看下信号对不对  跟引脚输入输出没啥关系 只代表连接关系  导入的文件 要带pininfo 才会正确的引脚方向

Ecooq

chuchuang 发表于 2025-7-1 10:43
先看下信号对不对  跟引脚输入输出没啥关系 只代表连接关系  导入的文件 要带pininfo 才会正确的引脚方向 ...

是不是在导入的时候还要选择一个引脚排布文件，来是指定引脚的输入输出？

                               
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这样吗？还真是在cdl网表里面直接改？