高精度pipeline sar设计求助

呆呆熊

   

待学芯 发表于 2025-8-11 16:29
1.pipe-sar的话在第一级量化结束后一般需要多切一次来产生残差，之后残差的放大过程就是开关电容放大器， ...

谢谢帮助

lxyncutstu

大佬，我最近在做16bit pipe-SAR ADC的毕设，两级，第一级7bit 第二级9bit，一位级间冗余，级间运放用的两级Gainboost OTA，开关电容共模反馈。我把运放接到SAR ADC中间后，发现同一个输入下，每次放大后的差值都在变化，至今还不清楚问题出在哪了，会不会是连接方式有问题，还是运放的问题。求大佬有空能解答一下小弟，万分感谢！

这是级间运放连接方式：CAP_P0，CAP_N0连接到第一级SAR ADC（下极板采样）的电容上极板；VIP，VIN连接到第二级SAR ADC的下极板。

这是运放用的两相不交叠时钟，不交叠时长有8ns。

这是两级运放的tran+ac仿真，取了输出共模稳定的点仿的。

梓橦

   

待学芯 发表于 2025-8-11 16:29
1.pipe-sar的话在第一级量化结束后一般需要多切一次来产生残差，之后残差的放大过程就是开关电容放大器， ...

大哥你好我现在在照着一个买来的12bit的pipeline sar adc在复现，用的是6+8，采用的是.18的工艺，残差放大器这会用的是理想的，然后第一级和第二级他对应的有效位数单独仿真的时候都达到预期了，将两者加到一块的结果也是正确的，但是减去哪个重叠量以后经过一个DAC后的FFT有效位数好像只有第一位的结果，但是我仔细看了这个加法器确实正常工作了，但是有效位数却还是只有5.9bit.这种情况下可能是什么地方出错了啊？劳烦您给点建议，谢谢。

梓橦

大哥你好我现在在照着一个买来的12bit的pipeline sar adc在复现，用的是6+8，采用的是.18的工艺，残差放大器这会用的是理想的，然后第一级和第二级他对应的有效位数单独仿真的时候都达到预期了，将两者加到一块的结果也是正确的，但是减去哪个重叠量以后经过一个DAC后的FFT有效位数好像只有第一位的结果，但是我仔细看了这个加法器确实正常工作了，但是有效位数却还是只有5.9bit.这种情况下可能是什么地方出错了啊？劳烦您给点建议，谢谢。还有就是怎么样去测试MDAC的精度啊，能不能麻烦你讲一下。

待学芯

   

lxyncutstu 发表于 2025-9-15 15:16
大佬，我最近在做16bit pipe-SAR ADC的毕设，两级，第一级7bit 第二级9bit，一位级间冗余，级间运放用的两 ...

我也没办法给出准确结论，有几个建议你可以试一下：
1单仿运放而不是放入AD里。复位相时候，前端电容采样一个固定的电压，然后看放大相的结果，有助于debug。
2反馈电容可以直接连到运放输入和输出端的，运放输出端到反馈电容的开关，个人认为是多余的，反馈电容变成电容和开关电阻的串联。
3.不交叠时间里运放输入端电压是悬空的，确认下这时候运放的输入输出有没有漂移。我之前都是做的高速，直观上感觉你这个8ns时间过长了

待学芯

   

梓橦 发表于 2025-10-6 10:14
大哥你好我现在在照着一个买来的12bit的pipeline sar adc在复现，用的是6+8，采用的是.18的工艺，残差放大 ...

1.有点迷惑，两者加在一起的结果是对的，具体说下是怎么加的。重叠量是指级间冗余？如果是冗余，那就是减去一个固定量，理论上不会影响FFT的精度，除非削顶或者削底。

举个例子，6+8做12bit，级间放大16倍，级间冗余2bit。那么第一级的权重是64*[32 16 8 4 2 1]，第二级权重是[128 64 32 16 8 4 2 1], 相加时是每级数字码×权重相加再减去96。这里的96是重叠的两位权重的一半，即（128+64）/2。

2.我其实只做过pipe-sar，残差在第一级量化结束后就生成了，MDAC没有做过。如果是级间运放的话，可以单仿，前端理想开关采样一个小幅度的正弦，然后对放大的结果做FFT；或者放到ADC环路里，第一级数字码转成电压，然后加上运放的输出除以增益，再做FFT。

梓橦

   

待学芯 发表于 2025-10-17 01:17
1.有点迷惑，两者加在一起的结果是对的，具体说下是怎么加的。重叠量是指级间冗余？如果是冗余，那就是减 ...

感谢大哥解答，问题已经解决了，是我逻辑部分在采样点多的时候有些小问题