PLL的抖动太大，不知如何修正

radioPDF · 发表于 2025-6-28 20:28:43

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大佬们，我的PLL的时钟频率，总是有小尖峰，也不知道怎么调，天天瞎鼓捣我那个电荷泵，也没点效果。请教大佬们，谢谢！

左边是时钟信号频率，右边是up和down信号

nanke · 发表于 2025-6-30 18:32:38

左边的频率波形正常啊，就是pfd+cp带来的reference spur，书上有讲的，除了改pfd+cp，还可以降低PLL环路带宽。

radioPDF · 发表于 2025-9-16 21:03:31

nanke 发表于 2025-6-30 18:32
左边的频率波形正常啊，就是pfd+cp带来的reference spur，书上有讲的，除了改pfd+cp，还可以降低PLL环路带 ...

谢谢大哥提供建议！今天刚把这个问题解决，是因为我没有给VCO＋缓冲器（偷懒犯了低级错误

），直接拿VCO的输出到DFF去采样，数据信号的翻转影响挺大的，通过DFF给VCO灌进去了。

3us以后，进入鉴相环节

Augustus98 · 发表于 2025-9-17 14:49:04

radioPDF 发表于 2025-9-16 21:03
谢谢大哥提供建议！今天刚把这个问题解决，是因为我没有给VCO＋缓冲器（偷懒犯了低级错误），直接拿VCO的 ...

意思是vco出来的正弦信号直接给dff了？

需要先用buffer变成方波？

radioPDF · 发表于 2025-9-17 15:12:30

Augustus98 发表于 2025-9-17 14:49
意思是vco出来的正弦信号直接给dff了？

需要先用buffer变成方波？

想着用只用上升沿就没管，现在没有那种尖刺了，但是锁定后，又往上跳个25MHz 屏幕截图 2025-09-17 150117.png

Augustus98 · 发表于 2025-9-17 15:49:58

radioPDF 发表于 2025-9-17 15:12
想着用只用上升沿就没管，现在没有那种尖刺了，但是锁定后，又往上跳个25MHz
...

UP/DN正常吗？VC的波形呢？

radioPDF · 发表于 2025-9-18 10:39:53

Augustus98 发表于 2025-9-17 15:49
UP/DN正常吗？VC的波形呢？

今天刚跑的，就是VC还有frequency就是越振越猛，跑的时间有点短。
我现在再跑一个长的，我预计还是会和之前一样振着振着就大了，然后失锁。
用的BBPD我也不会算BBPD的LPF，边学边仿

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