传统levelshift电路遇到的问题

wulabear · 发表于昨天 17:55

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图1是我用到的传统levelshift电路结构，我的输入信号是±5V的方波输入，预计将高电压shift到70V，输入信号的rise time和fail time都设置为200ps如图2所示，对于电路结构中的OUT以及_OUT两个信号节点的仿真结果如图3、4所示，想求助一下为什么两个信号在下降都会出现下降速度变慢的问题呢

锦绣贡士 · 发表于昨天 18:07

管子的耐压是100V的吗，看样子好像下拉能力弱了，增大下管尺寸试试呢

youngabin · 发表于昨天 18:38

额，你这个PMOS的VGS也能耐70V吗？能直接这么接？想要下拉快点就加大点宽长把，或者下管换成nld100_nbl应该会快一些

peterlin2010 · 发表于昨天 19:23

本帖最后由 peterlin2010 于 2025-6-27 19:27 编辑

process ??

Level shift 不要电压差太高 , 5v -> 70v 差太大 . 像一般 1.8 到 32v 都会先转到中间 5v 再转一次 . 另外 Level_shift pmos 串电阻 . 你下面 nmos 如此大很耗电

1. pmos + series resistor

2. 5 -> ~ 10~20v
20v shift to 70v

wulabear · 发表于昨天 20:19

youngabin 发表于 2025-6-27 18:38
额，你这个PMOS的VGS也能耐70V吗？能直接这么接？想要下拉快点就加大点宽长把，或者下管换成nld100_nbl应该 ...

嗯嗯，可以耐压70V的，单纯加大N管的宽长比不是也会使上拉速度减慢吗

wulabear · 发表于昨天 20:20

peterlin2010 发表于 2025-6-27 19:23
process ??
Level shift 不要电压差太高 , 5v -> 70v 差太大 . 像一般 1.8 到 32v 都会先转到中间 5v 再 ...

可以请教一下PMOS串电阻是串在哪里呢？如果是我理解的串接在nmos和pmos之间的话，不会影响输出点的电压没有办法拉到VDDH吗？

[求助] 传统levelshift电路遇到的问题

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