BGR的简并点仿真问题

Riching

BGR简并点仿真有两种：一是在VBG输出电压加VDC扫描电压，看VDC电流为0的交点；二是断环加VDC扫描电压，找断环处两端电压交点数。我想看带启动电路后的简并点数量，发现问题如下：
（1）使用方法一：PVT下电流只有一个交点，但交点对应的VBG电压是1.8V（即此时VDC的电压值），并非设计的1.24V？是因为我把VDC加在VBG处的仿真计算精度问题导致的吗？

（2）使用方法二：部分corner下存在很接近的第二交点，这种会是稳定的简并点吗，看此时的运放输入两端电压差较大，但毕竟这种测试方法下是断环，实际工作情况下只有环路增益还有应该负反馈会把输入两端钳在一样的电压吧

Riching

自己回复下：
对于问题2，断环是在运放输出端，其后接的是个NMOS栅极，VDC加在NMOS栅极。查看简并点发生时的DC工作点，此时VDC电压很大，导致电路电流很大，所以运放输出电压才能高到接近VDC。但实际工作过程中，这点电压到不了这么高运放就开始钳位了，并且简并点时启动电路已经无电流，所以启动电路无法将该点充电到这么高，这是给假简并点，只有在接VDC的外力强迫下才会发生。所以实际这个电路只有1个电流为0时的简并点。
对于问题1，换了运放输出端加VDC看电流过零点对应的VBG就是1.2V，所以可能VDC加在VBG处时仿真计算精度会有问题，导致电流过零点对应的不是1.2V。

Halsone

   

Riching 发表于 2025-6-17 17:22
自己回复下：
对于问题2，断环是在运放输出端，其后接的是个NMOS栅极，VDC加在NMOS栅极。查看简并点发生时 ...

请问仿真精度的问题是指把tran的step改小吗？也遇到了这个问题

Riching

   

Halsone 发表于 2025-8-25 10:57
请问仿真精度的问题是指把tran的step改小吗？也遇到了这个问题

可以试试，但我估计不一定能解决，方法一那种不断环的可能部分情况下计算电流为0的点时会有类似收敛的问题，计算不准，只关注交点数量是不是1个就好就好。断环的方式就可以看到交点对应的VBG电压是不是对的，相当于一个DC电压对应一个VBG的解。

wzmworld

dc仿真看到简并点，但是时域仿真能正常启动，有什么方法可以通过时域仿真看出来简并点吗？

狂澜

   

wzmworld 发表于 2025-9-1 14:54
dc仿真看到简并点，但是时域仿真能正常启动，有什么方法可以通过时域仿真看出来简并点吗？ ...

蒙特卡洛

Riching

   

wzmworld 发表于 2025-9-1 14:54
dc仿真看到简并点，但是时域仿真能正常启动，有什么方法可以通过时域仿真看出来简并点吗？ ...

如果DC仿真出来的不是VBG=0的简并点的话，这种简并点有可能是假的，你可以分析一下产生的原因以及实际能不能稳定建立在那个点。最终是以MC和PVT的时域仿真为准来看是否有简并点。

wzmworld

   

狂澜 发表于 2025-9-1 15:04
蒙特卡洛

蒙卡也都能正常上电，VDD上电后，VBG先正常上升，上升到可能是简并点的位置(VBG=0.7V)的时候VBG上升变得缓慢，VDD继续上升VBG再升到1.2V

wzmworld

   

Riching 发表于 2025-9-1 16:01
如果DC仿真出来的不是VBG=0的简并点的话，这种简并点有可能是假的，你可以分析一下产生的原因以及实际能 ...

一个很简单的带隙，时域仿真跑工艺角和蒙卡都能正常上电，流片后发现在低温环境可能出现无法正常上电的情况（慢上电不能正常启动）。
现在dc仿真发现在低温时可能存在简并点（在0.7V附近），但是时域仿真问题复现不出来。

Riching

   

wzmworld 发表于 2025-9-2 09:11
一个很简单的带隙，时域仿真跑工艺角和蒙卡都能正常上电，流片后发现在低温环境可能出现无法正常上电的情 ...

这还真不知道了，同事的共识是以tran为准，毕竟tran最符合实际工作过程，tran上电过程也和实际取一致。但有DC扫描出来的简并点能处理掉还是处理掉比较稳妥。有试过tran下给和DC相同条件进行PVT仿真或MC仿真过吗？