dc综合相关的问题

yangxiao_1998

dingyisuper1 发表于 2025-6-12 16:34
看了你的log，你的库里好像就没有std cell的db啊，你也没执行link，就没映射成标准单元库里的cell ...

我试了加上link，最后结果一样，我这贴不了图，审核一直不过。std_cell的db就是scc018v3ebcd_uhd50_rvt_ss_v4p5_125c_ecsm.db这个吧？ 有的啊

link

  Linking design 'mq320k_top'
  Using the following designs and libraries:
  --------------------------------------------------------------------------
  * (25 designs)              /home/EDA/prj/5_dc/mq320k_top.db, etc
  scc018v3ebcd_uhd50_rvt_ss_v4p5_125c_ecsm (library) /home/EDA/prj/2_lib/standard_cell_lib/scc018v3ebcd_uhd50_rvt_ss_v4p5_125c_ecsm.db
  dw_foundation.sldb (library) /opt/synopsys/syn_2022.03/T-2022.03-SP2/libraries/syn/dw_foundation.sldb
  SP018V3EBCDD5SVRP_max (library) /home/EDA/prj/2_lib/io_lib/SP018V3EBCDD5SVRP_max.db
  S018V3EBCDEFUSE_SISO64B3M_V0.2.5_ss_1M_V4p5_125C (library) /home/EDA/prj/2_lib/efuse_lib/S018V3EBCDEFUSE_SISO64B3M_V0.2.5_ss_1M_V4p5_125C.db

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dingyisuper1

yangxiao_1998 发表于 2025-6-12 17:08
我试了加上link，最后结果一样，我这贴不了图，审核一直不过。std_cell的db就是scc018v3ebcd_uhd50_rvt_s ...

那是我看错了，我一开始以外你这个db是一个macro的。

你现在执行了link命令，成功的话log中会报successfully linked相关的信息，失败了的话也有unable to resolve reference或者cannot resolve reference之类的warning error，先去log里看看

dingyisuper1

yangxiao_1998 发表于 2025-6-12 17:08
我试了加上link，最后结果一样，我这贴不了图，审核一直不过。std_cell的db就是scc018v3ebcd_uhd50_rvt_s ...

另外最好还是检查一下这个std cell的lib，看是不是power switch之类的，那种就没有基础的逻辑cell。

在放db的文件夹附件应该有对应名字的lib可以打开看，你去db同名的lib中搜一搜有没有an2 buf inv之类的cell，如果有的话说明它是基础逻辑cell的库，那就没问题

yangxiao_1998

dingyisuper1 发表于 2025-6-12 17:28
另外最好还是检查一下这个std cell的lib，看是不是power switch之类的，那种就没有基础的逻辑cell。

在 ...

有基础逻辑的，这块应该没问题，我刚才回复的就是link之后执行的内容，没看到相关的信息，可能是这里出的问题？我再看看这块

dingyisuper1

又看了看你的log，感觉我能想到的问题都没有了，找不到原因，等等大佬们看看吧

cuiyu1981

从你的log 看，compile_ultra 下面虽然只是出现个Warning，但是下一行是个0， 这个有可能你的compile_ultra 就没有执行成功
你有用到iso/lev cell 吗？ 有用到power domain 的命令吗？ 如果有用到iso/lev cell，但是没有用到power domain 的命令，可以试试在compile_ultra 之前加上set mv_allow_upf_cell_without_upf true， 然后再看看compile_ultra 是否能执行成功

Challensys

RTL 和 UPF不兼容。两种方法（二选一）
1. RTL 里不要例化 macro pg_pin 的连接；
或：
2. 把 macro lib 里的 pg_pin 修改为 pin。

yangxiao_1998

Challensys 发表于 2025-6-13 15:09
RTL 和 UPF不兼容。两种方法（二选一）
1. RTL 里不要例化 macro pg_pin 的连接；
或：

感谢解答。这是个单电源域应用，我没写upf。有一个给efuse供电的avdd，rtl中不带pg会报这个。
Information: Verilog connection found to PG pin u_pad_ring/u_AVDD/SVDD1ANP. The Verilog reader will use PG netlist mode. (UPF-711)
Note - message 'UPF-711' limit (1) exceeded.  Remainder will be suppressed.
Error: The power pin VDD on the cell u_delay1 is unconnected. (UPF-581)
之后我就将rtl改成带pg的，我估计电源这里错了。我今天试了一下单独综合各个模块，都是可以的，从top综合就不行= =！

Challensys

yangxiao_1998 发表于 2025-6-13 17:18
感谢解答。这是个单电源域应用，我没写upf。有一个给efuse供电的avdd，rtl中不带pg会报这个。
Informatio ...

所谓 RTL 和 UPF 不兼容，指的是 RTL 和 lib 文件里的 pg_pin 写法不兼容，因为 pg_pin 是给 UPF 流程用的。
项目本身不用 UPF，但用了带 pg_pin 的 lib，RTL 也要遵循 UPF 兼容写法，比如 RTL 里不要例化/连接 macro 的 pg_pin。