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1. 引言：MOSFET沟道及其重要性金属-氧化物-半导体场效应晶体管（MOSFET）是现代集成电路的核心构建单元。其运行依赖于在源极和漏极之间形成一个由栅极电压控制的导电沟道。沟道的特性，特别是其“深度”相关的物理与电气维度，对器件的整体性能有着决定性的影响。理解沟道深度与器件性能之间的复杂关系，对于优化器件设计、推动半导体技术发展至关重要。 1.1. MOSFET沟道的定义：形成与物理特性MOSFET中的沟道是一个关键区域，它使得电流能够在源极和漏极端子之间流动，并且该电流受到栅极电压的精确控制。 在没有施加栅极偏压（即栅源电压 VGS=0）时，对于一个构建在p型衬底上的n沟道MOSFET而言，源极和漏极之间存在两个背靠背的p-n结。其中一个p-n结将始终处于反向偏置状态，从而阻止电流的流动 1。此时，在p型衬底与n+掺杂的源区和漏区之间存在一个耗尽区 2。 当施加一个正的栅极电压（对于n-MOSFET，VGS>0）时，该电压会将衬底中的多数载流子（p型衬底中的空穴）从半导体-氧化物界面处推开，形成一个耗尽区 1。随着 VGS 的进一步增大并超过阈值电压 (Vth)，少数载流子（电子）被吸引到界面处，形成一个“反型层”——即导电的n沟道 2。这些电子由n+掺杂的源区和漏区提供 2。 值得注意的是，一旦沟道形成，MOSFET即成为多数载流子器件（对n沟道而言是电子，对p沟道而言是空穴）。这意味着它们不会受到双极晶体管中常见的少数载流子存储时间效应的影响，这有助于实现更快的开关速度 1。沟道区域的移动载流子浓度（电子n和空穴p）可以通过栅极电压进行有效调制 3。 沟道的形成是理解其包括“深度”在内的各种属性如何影响器件工作的基石。由 VGS 控制的沟道的动态特性是其核心特征。 1.2. “沟道深度”的概念：区分反型层深度与结深（Xj）“沟道深度”这一术语在MOSFET中具有多重含义，区分这些含义对于精确分析器件性能至关重要。 首先是反型层深度（有效沟道深度）。这指的是在半导体-氧化物界面处感应出的导电少数载流子层的厚度。它并非一个固定的物理尺寸，而是受到以下因素的动态调制： 栅源电压 (VGS)：当 VGS 大于阈值电压 Vth 时，更大的 VGS 会导致沟道中更高的电子密度，从而有效地增加了沟道的电导率，这可以理解为形成了一个“更深”或更集中的反型层 2。沟道的电导与栅极过驱动电压（VGS−Vth）成正比 2。 漏源电压 (VDS)：VDS 会在沟道长度方向上产生一个电压降。因此，栅极与沟道中不同点之间的电压差也随之变化，从源极端的大致为 VGS 到漏极端的大致为 VGS−VDS。由于感应沟道的形成是这个变化的氧化层电压的函数，所以沟道深度在其长度方向上并非均匀，而是随着 VDS 的增加向漏极端逐渐变浅 2。当 VDS=VGS−Vth 时，沟道在漏极端附近的深度接近于零，这种现象被称为“夹断”（pinch-off），并导致电流饱和 2。
其次是源/漏结深 (Xj)。这是一个在器件制造过程中形成的物理尺寸，代表n+掺杂（对于n-MOSFET）的源区和漏区侵入p型衬底的深度 4。虽然 Xj 与反型层深度不同，但它对栅极控制沟道的能力有深远影响，尤其是在短沟道器件中，并影响诸如阈值电压滚降等现象 4。 明确这两种不同的“深度”至关重要。“沟道深度”这一用户查询可能同时涉及到这两个方面，因为 Xj 显著影响有效沟道的行为。这种术语上的多面性实际上反映了器件内部相互作用的物理尺度。反型层深度是一个电气特性，而结深 Xj 是一个物理特性。它们的相互作用至关重要：Xj 设定了边界条件，影响栅极调制反型层的有效性，特别是在沟道长度缩短，源/漏耗尽区宽度与沟道长度变得相当的情况下 4。因此，对“沟道深度与性能”的讨论必须同时处理这两个方面及其相互作用。 1.3. MOSFET关键性能指标概述MOSFET的性能由多个参数量化，这些参数共同决定了其在电路中的表现。主要的性能指标包括： 电压与电流额定值：例如最大漏源电压 (VDS_max) 和持续漏极电流 (ID) 6。 导通电阻 (RDS(on))：MOSFET完全导通时的电阻，越低则导通损耗越小 6。 栅极阈值电压 (Vth)：形成沟道并使MOSFET导通所需的栅极电压 6。 栅极电荷 (Qg)：开启或关闭MOSFET所需的总电荷，影响开关能耗 6。 开关速度：包括开启时间 (td(on)) 和关闭时间 (td(off)) 1。MOSFET作为多数载流子器件，其沟道深度与栅极电压成正比，并且在 VGS 移除后能迅速夹断，因此没有少数载流子存储效应，这使得其开关速度非常快 1。这一特性是MOSFET早期得以普及并超越双极晶体管的关键优势之一。 热特性：如热阻 (Rth)，对于散热至关重要 6。 亚阈值摆幅 (SS)：在亚阈值区（VGS<Vth），漏电流每改变十倍所需的栅电压变化量。SS越小（即斜率越陡峭），器件从关断态到导通态的转换越迅速。 开关电流比 (Ion/Ioff)：导通电流与截止状态下漏电流之比，越高则器件性能越好且静态功耗越低。
这些性能参数将是后续讨论沟道和结深影响的重点。早期MOSFET的发展就突出了其高输入阻抗和快速开关的优点 1，这为其“日益普及”并最终在数字电子领域占据主导地位奠定了基础。 下表总结了主要的MOSFET性能指标及其与沟道/结相关的主要影响因素，为后续详细讨论提供框架。 表1：关键MOSFET性能指标及其主要的沟道/结相关影响因素 性能指标 | 简要定义 | 主要的沟道/结相关影响因素 | 导通电流 (Ion) | 器件导通状态下的驱动电流 | 反型层载流子浓度、沟道迁移率、沟道长度 (L)、沟道宽度 (W)、有效沟道深度 | 导通电阻 (RDS(on)) | 器件导通状态下的源漏电阻 | 沟道电阻（受L, W, 载流子浓度, 迁移率影响）、接触电阻 | 开关速度 (ton,toff) | 器件从关断到导通或从导通到关断所需的时间 | 寄生电容 (Cgs,Cgd,Cds)、载流子渡越时间、栅极驱动能力 | 截止电流 (Ioff) | 器件关断状态下的漏电流 | 亚阈值泄漏、栅极感应漏极漏（GIDL）、结泄漏、栅极对沟道的控制能力 | 亚阈值摆幅 (SS) | 亚阈值区漏电流变化一个数量级所需的栅压变化量 | 栅极对沟道的控制能力、界面态密度、耗尽层电容 (Cdep)、栅氧电容 (Cox) | 阈值电压 (Vth) | 使器件开启（形成导电沟道）的栅电压 | 栅极功函数、氧化层厚度、衬底掺杂浓度、界面电荷、短沟道效应（DIBL, Vth 滚降） | DIBL | 漏致势垒降低效应，高 VDS 下 Vth 降低的现象 | 沟道长度 (L)、源/漏结深 (Xj)、栅极对沟道的控制能力 | Vth 滚降 | 短沟道器件中，Vth 随沟道长度减小而降低的现象 | 沟道长度 (L)、源/漏结深 (Xj)、栅氧厚度 |
沟道的电学和几何特性直接决定了MOSFET在各种工作条件下的行为。这些特性包括载流子浓度、迁移率、沟道尺寸以及相关的寄生参数，它们共同影响着器件的电流驱动能力、开关响应速度、功耗以及稳定性。 2.1. 驱动电流 (Ion) 与导通电阻 (RDS(on))驱动电流 (Ion) 和导通电阻 (RDS(on)) 是衡量MOSFET电流承载能力和导通效率的核心参数。 MOSFET中的驱动电流 (Ion) 与反型沟道中可动载流子（n-MOSFET中为电子）的密度及其迁移率 (μn) 直接相关 2。较高的栅极过驱动电压 (VGS−Vth) 会增加沟道中的电子密度 2，从而导致更高的 Ion。沟道的电导率正比于 (VGS−Vth) 2。 沟道尺寸对 Ion 也有显著影响。Ion 与沟道长度 (L) 成反比，与沟道宽度 (W) 成正比 3。较短的L可以减少载流子渡越时间和电阻，而较宽的W则为电流提供了更多的并联通路。由 VGS 调制的反型层的“有效深度”或电导性直接影响可用的载流子数量。 在器件的线性工作区，RDS(on) 定义为 VDS/IDS 1。它主要由沟道电阻决定，而沟道电阻又取决于L、W、载流子密度和迁移率。较低的 RDS(on) 对于减小导通损耗至关重要 6。值得一提的是，与横向FET相比，垂直结构的MOSFET由于能够实现大量源极单元并联导电，因此在相同的阻断电压下可以获得更低的 RDS(on) 1。 2.2. 开关速度MOSFET的开关速度是其在数字和高频应用中的一个关键优势，它受到器件固有特性和寄生参数的共同影响。 器件的本征开关速度与载流子从源极渡越到漏极所需的时间（渡越时间）有关 1。当 VDS 增加时，载流子可以达到其最大漂移速度，此时电流趋于饱和 1。然而，在实际应用中，开关速度更多地受到对器件相关的寄生电容进行充放电所需时间的限制 1。 主要的寄生电容包括： 输入电容 (Ciss)：Ciss=Cgs+Cgd（其中 Cgd 受到米勒效应的影响）1。开启延迟时间 td(on) 与 CGS 成正比 1。 栅源电容 (Cgs)：主要由栅极与源区以及沟道区域的交叠引起。其中交叠部分电容 CGSov 与外加电压无关 9，而整个 Cgs 在不同工作区（例如，在三极管区 Cgs≈21CoxWL，在饱和区 Cgs≈32CoxWL）则依赖于偏置条件 8。 栅漏电容 (Cgd)：包含交叠电容 (CGDov=CoxWLD，其中 LD 是交叠长度) 8 和栅下JFET区耗尽层相关的电容 9。Cgd 具有高度的电压依赖性 8，并且经历大的电压摆幅，通过米勒效应显著影响开关时间 1。 漏源电容 (Cds)：与体-漂移区二极管相关，随 VDS 的变化而变化 9。
这些寄生电容与沟道/结的几何形状密切相关。交叠电容 (CGSov,CGDov) 与交叠长度 (LD)、沟道宽度 (W) 成正比，与栅氧厚度 (tox) 成反比 8。因此，精确控制源/漏区的扩散（这与结深 Xj 和横向扩散有关）对于管理这些交叠至关重要 10。结电容（作为 Cds 的一部分并通过耗尽区影响 Cgd）则取决于结面积和耗尽层宽度，这些都与 Xj 和掺杂分布有关 8。 尽管MOSFET的本征载流子渡越时间非常短 1，但对寄生电容（尤其是 Cgs 和 Cgd）的充放电需求主导了实际的开关延迟 1。这些电容与物理尺寸紧密相关，包括交叠长度（与超出 Xj 的横向扩散有关）和结面积。因此，在垂直方向上减小 Xj 的努力必须伴随着对横向扩散的控制，以最小化 Cgs_ov 和 Cgd_ov。这构成了与广义“深度”相关的关键制造挑战。 2.3. 漏电流 (Ioff) 与亚阈值特性在理想情况下，当MOSFET处于关断状态（VGS<Vth）时，漏电流 (Ioff) 应为零。然而，实际器件中始终存在一定的漏电流，这对于低功耗应用是一个严峻的挑战。亚阈值特性描述了器件在 VGS 低于 Vth 时的行为。 亚阈值摆幅 (SS) 是衡量器件从关断态到导通态转换快慢的关键参数，定义为在亚阈值区，漏极电流 ID 每变化一个数量级（十倍）时，栅源电压 VGS 所需的改变量 11。其数学表达式为 SS=(∂log10ID/∂VGS)−1 11。SS值越小（即斜率越陡峭），表明器件的开关特性越理想，可以在较低的 Vth 下工作并减少漏电流 12。在室温下，理想的SS值约为 60 mV/decade 11。 SS的大小与栅极对沟道的控制能力密切相关，其表达式通常写为 SS=n⋅(kT/q)⋅ln(10)，其中 n=1+Cdep/Cox，Cdep 是耗尽层电容，Cox 是栅氧化层电容 12。更好的栅极控制（即相对于 Cdep 更大的 Cox）可以使因子n趋近于1，从而获得更陡峭的SS。 沟道掺杂（以及与之隐含相关的沟道深度控制）也影响SS。增加沟道掺杂可以将有效导电路径移近栅极，从而增强栅极对电流的控制，导致SS减小（斜率更陡）11。这表明栅极对“沟道深度”（即导电路径）的控制好坏会直接影响SS。 开关电流比 (Ion/Ioff) 是一个重要的品质因数，代表导通电流与截止漏电流之比。对于高性能和低静态功耗器件而言，高的 Ion/Ioff 比至关重要 11。更陡峭的SS有助于实现更高的 Ion/Ioff 比 11。 2.4. 阈值电压 (Vth) 稳定性阈值电压 (Vth) 的稳定性对于电路的正常和可预测工作至关重要。然而，在短沟道器件中，Vth 会受到多种短沟道效应 (SCEs) 的影响。 Vth 滚降 (Roll-off)：在短沟道器件中，Vth 倾向于随着沟道长度 (L) 的减小而降低 4。这是一种典型的短沟道效应。 漏致势垒降低 (DIBL)：这是另一种短沟道效应，表现为在较高的漏源电压 (VDS) 下，Vth 会降低 13。在短沟道器件中，漏极与源极距离很近，漏极电场会影响到源极附近的沟道势垒，使得电流更容易流动（即降低了 Vth）13。DIBL通常以 Vth 随 VDS 的变化率（mV/V）来量化 13。 Yau电荷共享模型：该模型常用于解释 Vth 滚降和DIBL现象。在短沟道器件中，源极和漏极的耗尽区在栅下延伸较远，与栅极共同分担对沟道电荷的控制权 4。这意味着栅极只需承担较少的电荷就能使沟道反型，从而有效地降低了 Vth。当 VDS 增加时，漏极耗尽区进一步扩展，分担了更多的电荷平衡任务，导致 Vth 进一步降低（即DIBL效应）13。 结深 (Xj) 的影响：通过减小源/漏结深 (Xj)，可以有效地抑制 Vth 滚降 4。较浅的结限制了源/漏耗尽区侵入沟道的程度，从而改善了栅极的控制能力 4。 许多性能指标并非孤立存在，而是通过栅极对沟道控制这一共同因素相互关联。例如，更好的栅极控制（如通过更浅的 Xj 或更薄的有效沟道深度实现）可以改善SS 11，减少DIBL和 Vth 滚降 4，并且能够影响 Ion 2。这表明，栅极对沟道区域的静电控制权至关重要。影响这种控制权的因素（如 Xj、沟道长度、氧化层厚度，以及最终的先进器件结构）将对多个性能参数产生连锁效应。 3. 源/漏结深 (Xj) 的作用及其与沟道性能的相互作用源/漏结深 (Xj) 是MOSFET中一个关键的物理参数，它虽然不直接等同于动态的“沟道深度”（即反型层厚度），但对沟道的形成、控制以及器件的整体性能，特别是在短沟道器件中，具有至关重要的影响。 3.1. 结深 (Xj) 的定义及其与沟道形成和控制的相关性源/漏 (S/D) 结深 (Xj) 是指重掺杂的源区和漏区侵入衬底或阱区的垂直范围 4。在经典的按比例缩小理论（恒定电场按比例缩小）中，Xj 与沟道长度 (L) 和栅氧化层厚度 (tox) 等其他器件尺寸一同按比例减小 4。 Xj 的重要性在短沟道器件中尤为突出。如果 Xj 相对于L过深，S/D耗尽区会在栅下显著延伸，削弱栅极对沟道电荷的控制，从而引发短沟道效应 4。此时，来自体区电荷的电场线可能终止于S/D区域内，而不是完全由栅极控制 4。因此，Xj 不仅定义了沟道区域的物理边界，还深刻影响着反型沟道形成和运作的静电环境。 3.2. 通过结深缩减最小化短沟道效应 (SCEs)减小 Xj（即形成“浅结”）的一个主要动机是抑制短沟道效应 (SCEs)。 Vth 滚降：当沟道长度L减小时，如果 Xj 没有按比例缩小，S/D耗尽区会占据沟道区域的较大部分。这减少了栅极为实现反型所需控制的电荷量，导致 Vth 下降（即 Vth 滚降）4。减小 Xj 可以限制这种侵占，使栅极具有更好的控制能力，从而最小化 Vth 滚降 4。文献中给出的 Vth 表达式（如 4 中的公式5）明确显示了 Vth 对结参数（如结半径 rj，与 Xj 相关）和L的依赖性，这直接预示了滚降现象。 DIBL：较深的结会加剧DIBL效应，因为当漏极耗尽区能够在栅下进一步扩展时，漏极对沟道势垒的影响更为显著 13。较浅的 Xj 有助于限制漏极的影响范围。
这是器件按比例缩小的基石。随着L的缩小，Xj 必须相应缩小，以维持良好的静电完整性，并防止因SCEs导致的过量漏电和 Vth 波动。 3.3. 浅结工程中的权衡尽管浅结对于控制SCEs至关重要，但它也带来了一系列挑战和权衡。 3.3.1. 增加的串联电阻 (Rparasitic)形成浅结虽然有利于控制短沟道效应，但会导致源极和漏极端子处的寄生串联电阻 (Rparasitic) 增加 4。Rparasitic 由多个部分组成，包括扩展区电阻 (Rd′,Rs′)、外部电阻 (Rd,Rs) 和接触电阻 (Rc) 4。 S/D扩展区的薄层电阻 (Rsh) 与掺杂浓度 (Nsd) 和结深 (Xj) 的乘积成反比，即 Rsh∝1/(Nsd⋅Xj) 4。因此，当 Xj 减小时，如果 Nsd 不能相应增加，Rsh 就会增大 4。然而，最大掺杂浓度受到固溶度的限制，而固溶度本身并不会随器件尺寸缩小而改变，这为在减小 Xj 的同时保持低 Rsh 带来了挑战 5。 为了降低浅结中的 Rsh 和接触电阻，通常采用金属硅化物（Silicide）工艺 4。但是，硅化物的形成会消耗部分硅，其厚度必须与 Xj 按比例缩小，以避免结穿通 16。这种由浅结引起的 Rparasitic 增加，在按比例缩小的器件中可能变得与沟道电阻本身相当 4，从而对器件性能产生不利影响。 3.3.2. 对驱动电流 (Ion) 的影响：寻找最佳结深由极浅结引起的 Rparasitic 增加可能会抵消改进SCEs所带来的益处，反而导致驱动电流 (Ion) 下降。相反，虽然较深的结具有较低的 Rparasitic，但会遭受更严重的SCEs，这同样可能通过例如增加 Vth 或减小有效栅极过驱动而降低 Ion。 这种复杂的相互作用导致存在一个最佳结深，在该深度下 Ion 可以达到最大值。研究表明，饱和驱动电流在某个中间扩展结深处确实存在一个峰值（例如，对于100 nm技术节点，该值约为20 nm）15。因此，设计者致力于寻找一个最佳的源/漏扩展区 (SDE) 结深，该结深不仅能降低串联电阻从而提高驱动电流，还能改善短沟道效应 15。这凸显了 Xj 与 Ion 之间非单调的关系，强调了在静电控制和电阻之间进行仔细协同优化的必要性。 下表总结了浅结 (Xj) 按比例缩小过程中的主要权衡因素。 表2：浅结 (Xj) 按比例缩小中的权衡 方面 | 较浅 Xj 的影响 | 较深 Xj 的影响 | 短沟道效应 (Vth 滚降, DIBL) | 减弱SCEs | 增强SCEs | 栅极控制 | 改善栅极控制 | 减弱栅极控制 | 串联电阻 (Rparasitic) | 增加 Rparasitic | 减小 Rparasitic | 驱动电流 (Ion) | 若 Rparasitic 主导则可能降低；若SCEs改善主导则可能因有效 Vth 降低而增加（存在最优值） | 若SCEs主导则可能降低；若 Rparasitic 减小主导则可能增加（存在最优值） | 寄生电容（交叠 Cgs,Cgd） | 若横向控制良好，可能减小交叠电容 | 可能增加交叠电容 | 制造复杂度/成本 | 增加制造复杂度 | 仅就深度本身而言降低复杂度，但对整体器件而言未必 |
制造具有理想特性（即浅、陡峭、高激活、低电阻）的超浅结 (USJ) 极具挑战性。 掺杂剂扩散控制：热处理过程（如激活退火、硅化、介质回流）会导致掺杂剂重新分布，使得难以保持结的浅度 4。离子注入是形成浅结的常用方法 17。然而，瞬态增强扩散 (TED) 现象，特别是在热循环的初始阶段由注入引起的缺陷所增强，会使问题复杂化。TED在较低温度和较长退火时间下更为显著，导致结深变大 4。因此，需要高温、短时退火来最小化TED 4。除了垂直深度，控制横向扩散（即结的陡峭度）也同样关键 10。 掺杂剂激活：在浅深度下实现高水平的掺杂剂激活非常困难。目标电阻率远低于当前方法（如亚keV注入和“尖峰”退火）的“激活壁垒”10。固溶度限制了最大有效掺杂浓度 5。 结陡峭度：实现高度陡峭的横向和纵向掺杂分布对于最小化串联电阻（特别是扩展电阻）和控制SCEs至关重要 10。例如，ITRS 1999年路线图要求100 nm栅长的器件具有约 3 nm/decade 的横向掺杂浓度梯度，这对于基于注入和快速热退火的体硅掺杂工艺而言是一个严峻的挑战 10。 工艺集成：USJ的形成必须与整个CMOS工艺流程兼容，包括栅堆叠形成、侧墙间隔层和硅化物工艺 15。
这些制造上的限制往往决定了可实现的器件性能。USJ的理论优势只有在克服了这些复杂的制造挑战后才能得以实现。浅结（有利于SCEs）和低串联电阻（有利于 Ion）之间的基本权衡 4 是平面MOSFET按比例缩小的一个主要瓶颈。这种困境是推动非平面结构（如FinFET和GAAFET）发展的重要驱动力，这些新结构能够在不完全依赖于极端的 Xj 缩小的同时提供更好的静电控制。此外，虽然“结深” (Xj) 是一个垂直维度，但结的横向陡峭度和栅极交叠 (LD) 对于性能同样至关重要，它们影响串联电阻（扩展电阻 10）和寄生电容（CGSov,CGDov 8）。控制横向扩散的制造挑战是巨大的 10。这意味着二维控制（垂直 Xj 和横向扩展/陡峭度）至关重要，仅关注垂直 Xj 是不够的。 4. 先进晶体管结构：卓越的沟道控制以提升性能随着平面MOSFET在按比例缩小过程中面临日益严峻的挑战，特别是在沟道控制方面，半导体行业已转向采用三维（3D）晶体管结构。这些先进结构通过从多个方向包围沟道来增强栅极的静电控制能力，从而显著改善器件性能。 4.1. FinFET：迈向3D栅极控制FinFET（鳍式场效应晶体管）代表了从平面（2D）到非平面（3D）晶体管结构的重大转变。 4.1.1. 改进的沟道静电控制在FinFET中，沟道形成于一个垂直的“鳍”（fin）状半导体结构中，栅极从三面包围这个鳍（形成双栅或三栅结构）19。与栅极仅控制顶层表面的平面MOSFET相比，这种多栅结构显著增强了栅极对整个沟道区域的静电控制能力 21。 鳍的厚度 (Tfin) 对于实现这种改进的控制至关重要 22。单个鳍的有效沟道宽度可近似为 (2⋅Hfin+Tfin)，其中 Hfin 是鳍高 23。可以通过并联多个鳍来增加器件的驱动能力 20。这种增强的控制允许沟道本身采用无掺杂或轻掺杂设计，从而减少了杂质散射，提高了载流子迁移率，并降低了由随机掺杂剂波动引起的 Vth 变化 22。转向FinFET主要是由于平面MOSFET在极短沟道长度下无法维持足够的栅极控制，导致严重的短沟道效应和漏电。 4.1.2. 短沟道效应的抑制与漏电的降低FinFET中卓越的静电控制直接转化为对短沟道效应（如 Vth 滚降和DIBL）的更好抑制 19。由于栅极更完整地包围了沟道，它能更有效地屏蔽沟道免受漏极电势的影响，并更好地界定沟道边界。 这使得晶体管在关断状态下的漏电流 (Ioff) 大大降低 21，从而降低了静态功耗，并提高了开关电流比 (Ion/Ioff) 19。 4.1.3. 克服平面浅结的串联电阻权衡平面MOSFET面临一个严峻的权衡：为了控制短沟道效应而使结深 (Xj) 变浅，但这会增加串联电阻 (Rparasitic)。FinFET通过其3D结构提供的出色栅极控制，能够在一定程度上解耦这些问题。FinFET可以实现良好的SCE免疫力，而无需像平面器件那样依赖极端的 Xj 缩小或超高沟道掺杂来实现类似的控制 22。沟道本身可以做到无掺杂或轻掺杂 22。 FinFET的源极和漏极区域通常采用抬高源漏（Raised Source/Drain, RSD）或外延生长技术，以提供更大的接触面积和更低的电阻，从而缓解了如果采用传统S/D结构时薄鳍可能导致的 Rparasitic 增加问题。与平面MOSFET相比，在相同占位面积下，FinFET由于双栅/三栅效应以及无掺杂沟道中可能更高的迁移率，即使不增加沟道掺杂，也能提供大约两倍的导通电流 23。因此，FinFET通过引入新的控制维度——鳍的几何形状——来控制沟道，减轻了仅依靠 Xj 缩小来控制SCE的负担，从而在 Rparasitic 与SCE的权衡中提供了更好的折衷方案。 4.2. 环栅FET (GAAFET)：下一前沿GAAFET（Gate-All-Around FET，环栅场效应晶体管）通过使栅极材料完全包围沟道，将3D栅极控制推向了极致 24。这种结构可以采用圆柱形纳米线（Nanowires）或扁平、更宽的纳米片（Nanosheets，也称纳米带 Nanoribbons）形式 27。 4.2.1. 增强的静电完整性：纳米片与纳米线这种“全环绕”栅极结构提供了对沟道的终极静电控制，最大限度地减少了漏电路径，并进一步抑制了短沟道效应，其效果超越了FinFET，尤其是在亚5nm节点 24。 与纳米线相比，纳米片GAAFET通过在给定占位面积内提供更大的有效沟道宽度 (Weff)，从而实现了更高的单位面积驱动电流 24。垂直堆叠多个纳米片可以在不增加占位面积的情况下进一步增加 Weff 27。随着FinFET在按比例缩小过程中达到其极限（例如，鳍宽度可变性、边角效应），GAAFET通过最大化栅极控制为延续摩尔定律提供了一条途径。 4.2.2. 相对于FinFET的优势：性能、功耗、面积 (PPA)GAAFET有望在性能、功耗和面积 (PPA) 方面带来显著优势： 性能：由于更好的静电控制、可能更宽的有效沟道（纳米片）以及堆叠纳米片的能力，可实现更高的驱动电流 24。 功耗：由于卓越的栅极控制，漏电流更低，从而允许在相同性能下使用更低的工作电压 (Vdd)，进而降低动态和静态功耗 24。 面积：与FinFET中离散的鳍数量不同，纳米片宽度是一个连续的设计参数，为某些功能提供了更大的设计灵活性和潜在的更好面积缩减 29。纳米片的垂直堆叠提高了单位面积的电流密度 35。
这些PPA优势是行业领导者在先进工艺节点转向GAAFET的主要原因。 4.2.3. 行业实现与设计灵活性各大半导体制造商都在积极开发和部署各自的GAAFET技术： 三星的MBCFET™ (Multi-Bridge-Channel FET)：采用堆叠纳米片结构。其关键优势在于设计灵活性：纳米片的宽度可以连续可变，不像FinFET中鳍的宽度/数量是量子化的 29。这对于SRAM单元设计和优化PMOS/NMOS平衡尤为有利 36。此外，MBCFET™与FinFET的设计和制造工艺兼容，有助于简化过渡过程 34。 英特尔的RibbonFET™：英特尔采用“带状”沟道（即纳米片）的GAA实现方案 30。它提供了精确的电流控制、降低的漏电、改进的每瓦性能和面积缩减 30。通过可变的带宽度和多种 Vth 类型实现可调性 30。结合PowerVia（背面供电技术）可进一步提升PPA增益 30。 台积电的纳米片技术：台积电的N2（2nm级）节点采用GAA纳米片晶体管 31。与N3E相比，有望实现10-15%的性能提升、25-30%的功耗降低和15%的晶体管密度增加 31。纳米片取代了鳍，允许栅极360度环绕多个水平纳米片，从而最大化静电控制 31。该技术还提供了设计具有不同纳米片宽度晶体管的灵活性 32。
所有主要代工厂对GAAFET的采用，凸显了其对于未来技术节点的必要性和可行性。这些具体的实现方案突出了共同的主题（如纳米片、设计灵活性）以及独特的补充技术（如PowerVia）。 从平面MOSFET到FinFET再到GAAFET的演进，清晰地展现了为增强栅极对沟道控制而持续努力的轨迹 24。每一步都使栅极更完整地包围沟道，系统地解决了前代结构在尺寸缩小时控制SCE和漏电方面的局限性。这不仅仅是为了缩小尺寸，更重要的是在更小尺度上维持控制。沟道的“深度”因此变得不那么容易受到来自源/漏或衬底的不良影响，因为栅极的影响变得占据绝对主导地位。 与FinFET中沟道宽度受鳍数量量子化限制不同 22，GAAFET中能够连续改变纳米片宽度的能力 29，为电路设计者提供了新的优化自由度。这对于模拟电路和SRAM单元尤其重要，因为在这些电路中，精确的晶体管尺寸和PMOS/NMOS比率调整对于性能和稳定性至关重要 36。这种连续的尺寸调整能力是纳米片GAAFET相对于FinFET的一个显著实际优势，超越了单纯的静电控制改进。 尽管FinFET和GAAFET等先进结构提供了卓越的性能，但它们也带来了显著增加的制造复杂性（例如，形成垂直鳍、释放纳米片、确保均匀的栅极包裹）21。这些复杂工艺的可行性和成本始终是关键的考虑因素。三星MBCFET™与现有FinFET工艺的兼容性 34 是一项旨在缓解这种复杂性的战略优势。 下表比较了平面MOSFET、FinFET和GAAFET的结构特点和性能影响。 表3：平面MOSFET、FinFET与GAAFET结构对比 特性 | 平面MOSFET | FinFET | GAAFET (纳米片/纳米线) | 栅极控制（沟道覆盖面） | 1面（顶部） | 3面（三栅） | 全包围（4面） | 沟道几何形状 | 平面表面沟道 | 垂直鳍状 | 水平/垂直纳米线/纳米片 | 主要解决的按比例缩小挑战 | 小尺寸下的严重SCEs | 平面器件的SCEs和漏电 | FinFET的按比例缩小极限 | 短沟道效应 (SCE) 抑制 | 差 | 良好至优秀 | 极佳 | 漏电流控制 | 差至一般 | 良好 | 极佳 | 驱动电流能力 | 取决于L/W和掺杂 | 由于多栅和更高鳍而较高 | 由于堆叠和 Weff 调整可能最高 | 沟道掺杂需求 | 通常需要掺杂 | 可无掺杂/轻掺杂 | 可无掺杂/轻掺杂 | 设计灵活性 (Weff 调整) | 受L/W限制 | 量子化（鳍数量） | 连续可调（纳米片宽度） | 制造复杂度 | 相对较低 | 中等至高 | 高至极高 | 关键性能优势 | 工艺成熟 | 改善的SCE/漏电 | 最佳静电控制、PPA |
随着传统硅基CMOS技术逼近其物理极限，研究人员正在积极探索新的晶体管概念和沟道材料，以期延续摩尔定律并满足未来计算对更高性能和更低功耗的需求。“沟道深度”的概念，无论是物理约束、静电控制还是材料本身的特性，仍然是这些创新的核心。 5.1. 超越GAAFET的新兴晶体管概念（如CFET、垂直FET）尽管GAAFET是当前最先进的技术，但对更高级晶体管结构的研究仍在继续，旨在进一步扩展按比例缩小和提高集成密度。 诸如2025年VLSI研讨会的“FET 100周年”专题讨论会等学术活动，计划探讨FET的未来发展轨迹，很可能包括这些新兴概念 38。其中提及的“带HKMG堆叠的GAAFET、3D集成以及带BEOL FET的低k/铜BEOL模块”等议题，暗示了3D集成的持续演进方向 38。这些概念代表了超越1-2nm节点的潜在路径，其重点是通过创新的3D堆叠和垂直集成最大限度地提高晶体管密度。 5.2. 高迁移率沟道材料（III-V族、锗）为了提升器件性能，特别是驱动电流，具有比硅更高本征载流子迁移率的材料正被积极研究用作沟道材料。 III-V族化合物半导体（如InGaAs）：具有显著更高的电子迁移率，使其成为nMOS沟道的有力候选者 40。然而，挑战包括将其集成到硅平台上、解决其不良的天然氧化物问题（需要具有良好界面的高k介质），以及开发合适的结/接触技术（注入结可能不理想，选择性再生长是一种有前景的方法）40。高迁移率的III-V材料通常带隙较小，这使得它们容易出现结漏电 40。 锗 (Ge)：具有比硅更高的空穴迁移率，使其成为pMOS沟道的首选材料 40。部分研究也考虑将其用于nMOS。挑战包括在硅上的异质集成和开发合适的栅堆叠 41。嵌入式SiGe源/漏结已被用于在硅沟道中引入应变并降低串联电阻 16。
一旦通过结构改进最大化了栅极控制，增强材料特性（如迁移率）就成为提升性能的下一个关键杠杆。这涉及到重大的材料科学和集成挑战。未来的进展将越来越依赖于将新型晶体管结构（如CFET）与新沟道材料（III-V、Ge、2D材料）相结合的协同方法。正如国际半导体技术发展路线图 (ITRS) 早已预期的那样，在15nm技术节点以下，替代沟道材料将是必需的 40。将2D材料集成到先进的CFET结构中也明确指出了这一趋势 42。这预示着未来“沟道深度”控制的改进（通过结构实现）将与本质上更好的沟道材料相结合。 5.3. 用于超薄沟道的2D材料（石墨烯、TMDs如MoS2, WSe2）二维 (2D) 材料具有原子级的厚度，为实现极致的沟道厚度缩减、优异的静电控制以及新颖的器件功能提供了潜力 42。 然而，2D材料的应用面临诸多挑战： 材料生长与转移：高质量、大面积的2D材料生长及其到硅平台上的转移仍然困难 42。 接触：形成到2D材料的低电阻源/漏接触是一个主要障碍，因为传统的硅化物技术不适用 42。 掺杂：传统的离子注入会损坏2D材料；替代的掺杂方法（如静电掺杂、表面掺杂）正在探索中，但尚无明确解决方案 42。 界面质量：确保与栅介质之间形成高质量的界面。 CMOS集成：找到一种既能用于n-FET又能用于p-FET的单一2D材料具有挑战性；可能需要不同2D材料的协同集成 42。
无论是III-V/Ge在硅上的集成 40，还是2D材料在硅上的集成 42，成功地将异质材料集成到具有成本和基础设施优势的硅平台上，是采用新型沟道材料的关键促成因素。这需要克服晶格失配、热预算不兼容以及污染等问题。2D材料有望将按比例缩小推向原子极限，但在其能够被主流制造业采用之前，仍需克服基础材料科学和器件工程方面的挑战。 6. 结论与展望对MOSFET沟道深度及其相关几何参数与器件性能之间关系的深入分析揭示了半导体技术演进的核心驱动力。从早期的平面器件到当今前沿的环栅结构，再到对未来材料的探索，其根本目标始终是优化沟道的形成与控制，以实现更高的性能、更低的功耗和更小的尺寸。 6.1. 沟道深度与几何形状在MOSFET性能中的关键作用回顾本报告详细阐述了有效反型沟道深度（受 VGS、VDS 控制）和物理源/漏结深 (Xj) 如何共同决定MOSFET的性能。反型沟道的特性直接影响可用于导通电流 (Ion) 和决定导通电阻 (RDS(on)) 的载流子数量。沟道的动态行为以及受 Xj 和交叠影响的寄生电容，主导了器件的开关速度。栅极对沟道的控制能力——受到 Xj、栅氧厚度和器件结构的共同影响——是实现低漏电、陡峭亚阈值摆幅 (SS) 和高开关电流比 (Ion/Ioff) 的关键。特别地，Xj 的按比例缩小对于抑制短沟道效应（如 Vth 滚降和DIBL）至关重要，但同时也引入了与寄生串联电阻相关的复杂权衡。 6.2. 为优化沟道控制而持续演进的晶体管结构晶体管结构的演进清晰地展现了为应对尺寸不断缩小所带来的挑战而做出的努力。从平面MOSFET（主要依赖 Xj 缩小来维持沟道控制），到FinFET（通过三面栅极增强控制），再到当前的GAAFET（实现全环绕栅极控制），每一步都是为了在更小尺度下增强栅极对沟道的静电主导权。这种演进使得器件能够在持续缩小的同时，继续提升性能、降低功耗并减小面积 (PPA)。每一代新结构都旨在克服前一代在沟道控制和“深度”相关问题上的局限性。 6.3. 器件按比例缩小与性能提升的未来挑战与机遇尽管取得了显著进展，但未来的器件按比例缩小和性能提升仍面临诸多挑战。先进3D结构（如GAAFET及未来的CFET）的制造复杂性和成本持续增加。密集3D架构中的散热问题也日益突出 28。此外，要充分发挥新型沟道材料（如III-V族、锗、2D材料）的潜力，必须克服在集成、接触和掺杂等方面的重大障碍。 然而，挑战与机遇并存。通过对器件结构、材料科学和集成方案（例如背面供电、先进封装技术）的协同优化，有望继续推动技术进步。这些领域之间的协同作用将定义未来半导体技术的发展方向。正如“国际半导体技术发展路线图”和关于“路线图终点”的讨论所揭示的那样 10，这些所谓的极限并非一成不变，而是随着器件结构（GAAFET, CFET）和材料（III-V, Ge, 2D材料）的创新而不断被突破。 尽管经历了数十年的演变和日益增加的复杂性，但核心目标始终未变：以最小的不良副作用创建并控制一个最佳的导电沟道。无论是反型层的动态行为、源/漏结的物理边界，还是2D材料的原子级厚度，“沟道深度”这一概念及其多方面内涵，将继续处于晶体管创新的核心地位。维持摩尔定律（或其经济等效性）的势头，如今需要在器件物理（新结构）、材料科学（新沟道/接触材料）、制造技术（用于复杂3D结构的光刻、蚀刻、沉积）以及电路设计（以利用如纳米片宽度调整等新的器件能力）等多个前沿同时取得突破。沟道深度与性能之间的关系，正是这些学科交叉融合的关键战场。 引用的著作
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