PLL PI功能

xq19901211 · 发表于 2025-6-10 10:28:50

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本帖最后由 xq19901211 于 2025-6-14 16:54 编辑

PLL DIV cko输出.png

各位大佬

PLL结构和DIV输出如图

输入2457.6M，经过分频器÷4和÷20后cko输出 30.72M一直在跳

请问两个PI是什么作用？在serdes里面需要用这个结构吗？

这个PLL用在CDR里面

zigbee2005 · 发表于 2025-6-10 11:13:02

PLL环路至少画全吧， PI1 PI2的控制字从哪里来要说清楚，感觉上像是一个jitter cleaner的功能

YyuanRTs · 发表于 2025-6-10 11:13:49

小数分频用的，高频细调低频粗调。这个DIV的分频比是不可调的吗？

xq19901211 · 发表于 2025-6-10 11:26:06

本帖最后由 xq19901211 于 2025-6-10 11:45 编辑

zigbee2005 发表于 2025-6-10 11:13
PLL环路至少画全吧， PI1 PI2的控制字从哪里来要说清楚，感觉上像是一个jitter cleaner的功能 ...

感谢大佬！！
不好意思，环路没画好，后面只差CP了，待会补上

PI1和PI2都是通过寄存器直接控制的

jitter cleaner有没有中文资料可以看看？原理是啥？

xq19901211 · 发表于 2025-6-10 11:27:01

本帖最后由 xq19901211 于 2025-6-10 11:50 编辑

YyuanRTs 发表于 2025-6-10 11:13
小数分频用的，高频细调低频粗调。这个DIV的分频比是不可调的吗？

这里分频比都是整数，不太像是用来小数分频

20分频是可调的，4~31都可以支持

xq19901211 · 发表于 2025-6-10 11:39:27

这个PLL用在CDR里面

gjfds · 发表于 2025-6-10 11:48:57

PI1可能是pll的小数分频吧 PI2是不是产生cdr的多项采样时钟啊

xq19901211 · 发表于 2025-6-10 12:34:11

gjfds 发表于 2025-6-10 11:48
PI1可能是pll的小数分频吧 PI2是不是产生cdr的多项采样时钟啊

PI1前面的VCO就有8相时钟给PD了

zigbee2005 · 发表于 2025-6-10 15:39:41

xq19901211 发表于 2025-6-10 11:26
感谢大佬！！
不好意思，环路没画好，后面只差CP了，待会补上

CDR，小环路锁相，大环路锁频，你这是个CPRI SerDes里面的电路？

joeount · 发表于 2025-6-10 16:08:28

这是通信里面的CDR，PI是为了找到数据恢复最好的时钟；PI1是Coarse select，PI2是fine select；最后恢复的数据是在哪里出来的？

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