cadence中ADC的仿真

张蟀帅

想请教一下目前仿真一个12bitSAR/SS ADC，功能验证过了应该都是对的，现在是验证一下动态性能，采样速率100K，给了128个点，按照相干采样进行仿真了，结果如下图，是哪里有问题？还是需要给到4096个点进行仿真，结果才正确？并且仿真结果是后一个周期存储前一个周期的结果，是否需要多跑几个周期？求助求助

Riching

https://blog.eetop.cn/blog-1789212-6953588.html 参考这个重新设置一下看看，前几个周期的数据不要

张蟀帅

Riching 发表于 2025-6-5 20:22
https://blog.eetop.cn/blog-1789212-6953588.html 参考这个重新设置一下看看，前几个周期的数据不要 ...

感谢

张蟀帅

Riching 发表于 2025-6-5 20:22
https://blog.eetop.cn/blog-1789212-6953588.html 参考这个重新设置一下看看，前几个周期的数据不要 ...

大哥，根据这个调整进行了改进，成功仿出了动态性能，但是这是前仿只有10.8Bit，目前想到的方法是增加电容，但是电容很大到了1.2pf，这样太影响面积了，请问还能怎样去提高我的前仿性能呢？按正常的前仿达到11.5bit以上才行，目前知道针对采样开关的精度和尺寸大小能进行修改，比较器采用的是2级预放大+动态锁存，这部分也是改进尺寸吗？电容DAC采用的是分裂2+4的，是否要对开关进行调整？还有斜坡这部分，采用的是电阻串型，是否其线性度会影响这部分性能，如何改进？其他部分有SAR逻辑和判断逻辑这部分数字逻辑影响大吗？如何进行一步一步调整，本人是新手，能知道原因，但是操作有点生疏。

Riching

张蟀帅 发表于 2025-6-7 15:41
大哥，根据这个调整进行了改进，成功仿出了动态性能，但是这是前仿只有10.8Bit，目前想到的方法是增加电 ...

我对adc也没那么有经验哈，只能有些建议可以参考：
关于SNR提高的问题：可能得先分析一下你的noise贡献，现在是采样的ktc噪声主导还是说比较器的热噪声还是说量化噪声，找到瓶颈才能有效增加SNR，不然就像你说的电容面积已经较大，那可能此时增加电容还能增加snr，但不一定是现在最有效的方法。我了解的正向的方法是根据snr和输入信号幅度可以计算出噪声的大小，然后分配给量化噪声和热噪声，量化噪声对于sar来说应该是和位数相关的，是个固定支出，热噪声应该是主要有ktc贡献，就可以得出电容的大小。
关于线性度：snr和线性度应该关系不大，和sndr关系大，非线性导致输出非线性失真（谐波），会导致sndr减少。

关于逻辑：我觉得应该只要保证逻辑控制下的采样和比较过程中的建立时间是足够就好，然后就对动态性能没什么影响了