跑LVS时，一直显示no power nets present

Elijah16 · 发表于 2025-6-5 10:01:13

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我在跑LVS时，一直显示no power nets present，power gnd都连上了，因为只有三个连线，如果把里面内部连线接上label能过ERC,但是自然lvs会说layout多一个pin，各位大佬这个问题怎么解决呢，smic 0.18bcd的

土肥圆的Alice · 发表于 2025-6-5 10:29:53

截图发上来

dingyisuper1 · 发表于 2025-6-5 10:50:03

检查一下lvs rule中是否定义的power ground name。如果没有定义的话，工具只会看到你这里有一根线叫vdd 另一根线叫vss，他不知道这两个就是电源和地

Elijah16 · 发表于 2025-6-5 10:51:53

Elijah16 · 发表于 2025-6-5 10:55:10

本帖最后由 Elijah16 于 2025-6-6 08:32 编辑

这个

Elijah16 · 发表于 2025-6-5 10:57:14

dingyisuper1 发表于 2025-6-5 10:50
检查一下lvs rule中是否定义的power ground name。如果没有定义的话，工具只会看到你这里有一根线叫vdd 另 ...

定义了

dingyisuper1 · 发表于 2025-6-5 11:21:03

那看一下版图中有没有加physical pin

Elijah16 · 发表于 2025-6-5 12:00:14

dingyisuper1 发表于 2025-6-5 11:21
那看一下版图中有没有加physical pin

也加了

basic_naruto · 发表于 2025-6-5 16:41:15

可以去virtuoso看一下ESD_4这个cell，是不是有两根net没加label

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