clp check | cell存在多个power/ground pin

海狸先生0119

请教大佬

在做clp check时，报出了一些cell存在多个power/ground pin，在这种情况下，想请教一下：
1、为什么有的cell会有多个power/ground pin，不同power pin在功能上有什么不同？
2、在写upf时，所有的power/ground pin都要连上电源net吗？
3、如果不是所有的power/ground pin都要连上电源net，那不连电源net的pin要怎么处理？tie0或者tie1？
谢谢。

dingyisuper1

【这个问题小弟只是一知半解，简单分享一下，还是等大哥来指点0.0】
std cell包含金属层和下方的base层，拿电源pin来说，VDD就是金属层的电源pin，在std cell中属于primary power，除VDD外，还有VPP也是电源pin，应该是接nwell的，根据lib中电压的要求也需要接在相应电压的电源线上。
目前我就浅显的理解到这么多了，在做项目的时候就简单的把VPP和VDD一起global connect到电源线vdd上，别的就没想那么多了，包括有一些memory、efuse之类的其他cell，他有什么电源pin，lib中有对应的电压要求，就给他连上就完事了，至于功能这个我也不太懂。比如std cell中的VBB VPP，似乎是什么体偏置电压相关的，可以动态调节器件的性能，这些就需要继续学习了。下面附上一段lib中的描述可供参考：


cell (AN2D12BWP6T16P96CPD) {
area : 0.774144;
cell_footprint : "an2d1";
pg_pin (VBB){
pg_type : pwell;
voltage_name:VBB;
physical_connection : device_layer;
pg_pin (VDD){
pg_type : primary_power;
voltage_name : VDD;
related_bias_pin : VPP;
pg_pin (VPP){
pg_type : nwell;
voltage_name : VPP;
physical_connection : device_layer;
pg_pin (VSS){
pg_type : primary_ground;
voltage_name : VSS;
related_bias_pin : VBB

海狸先生0119

dingyisuper1 发表于 2025-6-4 15:24
【这个问题小弟只是一知半解，简单分享一下，还是等大哥来指点0.0】
std cell包含金属层和下方的base层，拿 ...

感谢，棒棒的。