MPW回来后测试发现漏电

bulevivin

各位大佬，请问一下。

类似于LDO的结构流片回来后，发现负载调整率偏大。
现象描述：sinking 10mA大电流 指标偏大。vss_f 上只有9.8mA.vss_s此时有140uA. 静态时，vss_s的电流只有40uA。灌电流10mA时会多100uA到vss_s 上，且这个电流不随档位vout的变化，不随VCC的变化。只跟灌电流的大小呈线性相关，以0.5mA为step，灌电流每增加0.5mA，vss_s上就增加6uA。这个值会导致，我的输出电压vout会随着灌电流的增加而减小。
我的猜想：1.P/N功率管之间出现了寄生，但后仿真没有任何问题
2.latch-up  可以承受
3.版图查看了，P/N间距有30um。比较干净，没啥问题。
目前卡到了这几个猜想，求各位大佬指点一二，谢谢，不胜感激。

cherry_li

两个地之间有个寄生电阻通路？

bulevivin

cherry_li 发表于 2025-5-30 16:19
两个地之间有个寄生电阻通路？

大佬你好，电路里面，vss_s 接的sub，vss_f 接的epi，中间有个ddnw接的VCC，这两个地隔开了，看起来不像是有寄生通路的样子呢

bulevivin

dd 一下

nanke

信息有限没有什么猜想。楼上说的衬底都接在一起了，电流从衬底走，因为有deepnwell排除了，不会有这个电流吗？仿真没有这种情况吗。为什么有P/N两种功率管，还要灌电流，不是一般的LDO，是类似class AB的buffer吧？ 用的是core管吗，core管gate有漏电。

bulevivin

nanke 发表于 2025-6-3 13:50
信息有限没有什么猜想。楼上说的衬底都接在一起了，电流从衬底走，因为有deepnwell排除了，不会有这个电流 ...

大佬您好
我这边回复和请教您几个问题：
1.此LDO为class-ab结构，具有P/N功率管的buffer，所以要灌电流进去
2.请教一下core管是指低压管吗？我用的是5v的管子，然后您说的gate漏电是指哪种漏电，泄放路径是否为地呢？
3.此异常漏电流前仿真结果无异常/后仿真均无异常。所以就很奇怪，此次漏电的现象。

nanke

bulevivin 发表于 2025-6-3 14:29
大佬您好
我这边回复和请教您几个问题：
1.此LDO为class-ab结构，具有P/N功率管的buffer，所以要灌电流进 ...

core管是指低压管。

没有其它思路了。
有一个猜想：就算用了dnw，两个地之间肯定是有导通电阻的，可以测一下IV曲线。两个地之间有压差，压差/电阻=电流。

nanke

nanke 发表于 2025-6-3 19:06
core管是指低压管。

没有其它思路了。

看还有没有别的电路信息，有线索才有猜想。你的问题里没写两个地分别是什么。测试的时候仪器和芯片都共地了。有没有用负压。测了多少颗芯片有几颗是这样的。

bulevivin

nanke 发表于 2025-6-3 19:09
看还有没有别的电路信息，有线索才有猜想。你的问题里没写两个地分别是什么。测试的时候仪器和芯片都共地 ...

1.两个地 一个是大电流地vss_f，一个是vss_s 此电流分开测试，得出vss_s电流异常

2.所有的片子都是存在这个问题，是共性问题。
3.IV特性曲线是线性特性。看起来此导通电阻为一个定值。