请问layout之后的netlist，与DC编译出来的会有不同吗？

yungchan

不好意思没碰过这段问一些很浅的问题。

请问如果Layout时发现timing问题，需要加Buffer，

这个后来加的Buffer也会加入netlist中吗？

还是netlist不变，只是仿真时加入SDF档？

(补充说明：这个Buffer是后端工程师加入的)

另外就是为了ECO需求，layout时会加入dummycell，

请问流程是前端工程师在RTL加上dummycell，经过DC编译加入netlist是吗？

感谢指导。

dingyisuper1

1.第一个问题没太看懂，都加了buffer了肯定芯片的组成就变了啊，网表当然会变化；
2.你说的这个dummy cell按我理解是eco cell吧，前端加可以，直接将几个cell例化成一个module写到rtl中然后dont touch住，这个module在物理上就和一个普通module是一样的，只是没有逻辑（全接0了）。或者后端加也行，在place阶段当做spare cell撒到block中

icc_learner

1.任何cell变化都会体现在.v中
2.一般dc编译出来的.v不会有spare cell， 是在dc后写进去的

xiaoyue12

1. 所有有function功能的cell都会写到netlist中；
2. 分两种dummy cell，一种是SOC 前期预留的dummy reg，这种是在rtl写好的，soc owner预留以备有功能eco使用，会一直keep在。另外是PR阶段加的spare cell，这个是pr 才加的，当作filler加进去的

yungchan

dingyisuper1 发表于 2025-5-29 14:06
1.第一个问题没太看懂，都加了buffer了肯定芯片的组成就变了啊，网表当然会变化；
2.你说的这个dummy cell ...

谢谢您的回复，很抱歉没有说清楚，加入的Buffer是后端工程师加的，这样会加入netlist吗？

yungchan

icc_learner 发表于 2025-5-29 14:56
1.任何cell变化都会体现在.v中
2.一般dc编译出来的.v不会有spare cell， 是在dc后写进去的 ...

谢谢您的回复

yungchan

xiaoyue12 发表于 2025-5-30 11:18
1. 所有有function功能的cell都会写到netlist中；
2. 分两种dummy cell，一种是SOC 前期预留的dummy reg， ...

谢谢您的回复，那请问如果是后端为了满足Timing加入的Buffer呢？
之前遇到一个情况，DC后有个地方hold time不满足，
我上级说之后请后端工程师加Buffer就好。
后来我离职了所以不知道后续，最近因故想起这段觉得有疑问所以请教大家。

dingyisuper1

yungchan 发表于 2025-6-2 15:56
谢谢您的回复，很抱歉没有说清楚，加入的Buffer是后端工程师加的，这样会加入netlist吗？
...

后端的人加了buffer或者其他改动之后，他会写出一个新的网表的，这个新的网表跟你原来的已经不一样了

xiaoyue12

yungchan 发表于 2025-6-2 16:07
谢谢您的回复，那请问如果是后端为了满足Timing加入的Buffer呢？
之前遇到一个情况，DC后有个地方hold ti ...

DC阶段不关心hold，DC阶段clk tree都是ideal的，出现的hold问题都是dff或者ram本身hold time引起的，都是假的，只有pr 完成了clock tree之后，不同的dff/ram之间有了clock skew，这时候的hold 才是真正的hold，DC要是去fix hold的话，反而影响了setup。

只爱搞钱的帆帆

yungchan 发表于 2025-6-2 16:07
谢谢您的回复，那请问如果是后端为了满足Timing加入的Buffer呢？
之前遇到一个情况，DC后有个地方hold ti ...

综合是不管hold的吧，输出综合网表，后端做完是会输出新的网表的。