请问layout之后的netlist，与DC编译出来的会有不同吗？

yungchan

不好意思没碰过这段问一些很浅的问题。

请问如果Layout时发现timing问题，需要加Buffer，

这个后来加的Buffer也会加入netlist中吗？

还是netlist不变，只是仿真时加入SDF档？

另外就是为了ECO需求，layout时会加入dummycell，

请问流程是前端工程师在RTL加上dummycell，经过DC编译加入netlist是吗？

感谢指导。

dingyisuper1

1.第一个问题没太看懂，都加了buffer了肯定芯片的组成就变了啊，网表当然会变化；
2.你说的这个dummy cell按我理解是eco cell吧，前端加可以，直接将几个cell例化成一个module写到rtl中然后dont touch住，这个module在物理上就和一个普通module是一样的，只是没有逻辑（全接0了）。或者后端加也行，在place阶段当做spare cell撒到block中

icc_learner

1.任何cell变化都会体现在.v中
2.一般dc编译出来的.v不会有spare cell， 是在dc后写进去的

xiaoyue12

1. 所有有function功能的cell都会写到netlist中；
2. 分两种dummy cell，一种是SOC 前期预留的dummy reg，这种是在rtl写好的，soc owner预留以备有功能eco使用，会一直keep在。另外是PR阶段加的spare cell，这个是pr 才加的，当作filler加进去的