ADC的仿真器该如何设置

yzheng

我现在仿真一个SAR ADC由于我的输入信号频率是70*fs/2560（只所以这样设置是因为上一个帖子，我采样点数增加导致有效位数下降，现在定位到仿真器设置问题，因此实验采样点增多的情况），采样频率是2.048M，因此我设置tran仿真的时间为600u（跑完整个采样周期是500u左右），发现输出波形非线性，但是当我把tran仿真设置为60u的时候可以发现，输出波形的非线性又没有了，当前我用的仿真器是APS的conservative模式，其中我把maxstep和minstep都设置为10p，这两次仿真结果的差别让我很疑惑，这个仿真器仿真的时间会影响这么大最后的结果吗，我该如何设置才让我两次结果一致呢？下面两张图片就是仿真时间600u和60u前一段时间的对比

DT27

我看了一下你的上一篇帖，我单纯在想会不会是电路在采样点只有256及512的时候有某几根噪声的频谱被忽略了，因为采样点较少造成DAC输出的连续讯号在频谱分析的频域解析度较差。所以当你用1024甚至于更高的采样点数分析时，会把更多的噪声一起采样进来
我认为可以看看用较高采样点数的仿真下，频谱上是否有更多突出的频率

yzheng

DT27 发表于 2025-5-20 14:40
我看了一下你的上一篇帖，我单纯在想会不会是电路在采样点只有256及512的时候有某几根噪声的频谱被忽略了， ...

感谢您的解答，我有思考过这个问题，是否是我电路结构的问题，因此我尝试过用veriloga理想模块去替换，但结果还是相同的，而且目前我发现当我把仿真时间拉长到跑完1024个采样点的600u左右就会出现非线性问题，而将仿真时间设置成300u，输出的波形又没有出现非线性问题，仅仅改变了仿真时间就导致这个结果的变化我怀疑是仿真器的收敛方面的问题，但又不知道从何处去修改

DT27

yzheng 发表于 2025-5-20 14:57
感谢您的解答，我有思考过这个问题，是否是我电路结构的问题，因此我尝试过用veriloga理想模块去替换，但 ...

说到仿真不收敛的问题，你有检查spectre输出的log有没有warning是关于仿真精度的吗?
也可以顺便检查time step有没有照你所设定的max step进行仿真