Verilog-A代码仿真疑问咨询

George_01

我在用verilog-A代码描述一个晶体管，代码中基本只了描述电压和电流，随后我将其弄成一个symbol，在virtuoso中的spectre仿真器上仿真电路，我的电路中有一个节点是“浮空”的（比如将我晶体管的源端接放大器的反向输入，在这里我先接用晶体管的栅端代替）。但随后仿真我发现这个节点的电压会不正常，会跟随漏端的电压（或者栅端的电压）。比如下图在瞬态仿真中，我一开始让M0和M2都是关断的，VDD为高电平，VSS为低电平，但从仿真图一看发现下面那条线的电压莫名其妙的被拉到VDD了，同样M2的漏端电压也别拉到VDD了。这实在让我搞不懂，我所有的晶体管的都是用verilog-A写的，逻辑应该都是没问题的。部分代码如下所示。按道理来说，仿真器仿真到一个浮空点的电压默认一开始不应该是0吗？ 希望有大佬能帮忙解答一下，谢谢！                                 登录/注册后可看大图                                 登录/注册后可看大图                                 登录/注册后可看大图

acrofoxAgain

从贴的代码中没看到id怎么赋值的，但是我想你建模的不会是一个理想开关似的MOS管吧，只要VDS>0，就存在ID吧（哪怕这个ID可能非常非常小）？但是栅极可是真正理想的绝缘，不存在直流电流的。所以M0和M2的源端并不是绝对意义的浮空。对于电路中绝对意义浮空节点，如果电路所有激励都是直流源，你给浮空节点任意指定一个初值，这个初值都可以一直维持下去。但是你这个电路里“浮空节点”不具备这个特性，即使你给赋初值0，它也会在微弱的id下慢慢上升，经过足够长的时间后，无限接近VDD。