|
|
|
马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。
您需要 登录 才可以下载或查看，没有账号？注册
x
本帖最后由 DT27 于 2025-5-26 16:10 编辑
基于180nm工艺的8位40M采样频率异步SAR ADC设计
本项目的顶层电路包含了以下几个重要模块：
- 栅压自举开关（Bootstrap Switch）：用于控制电路的开关状态，保证在高速采样时信号的稳定性和准确性。
- Vcm_Based开关时序：这是一种优化过的开关时序，它利用Vcm（共模电压）技术，使得ADC在各种环境下都能保持优秀的性能。
- 上级板采样差分CDAC阵列：CDAC是数字模数转换器（DAC）的一部分，其阵列设计使得ADC的线性度和精度得到提高。
- 两级动态比较器：用于信号的快速比较，提高了ADC的转换速度。
- 比较器高速异步时钟：提供稳定的异步时钟信号，确保比较器的正确工作。
- 动态SAR逻辑：这是ADC的核心部分，负责逐次逼近并完成模数转换。
- 8位DFF输出：数字输出缓冲器，用于将ADC的输出数据稳定地传输到后续电路。
- 8位理想DAC：作为ADC的参考标准，用于校准和测试ADC的性能。
前仿有效位数ENOB=7.84 后仿ENOB=7.377
以下隐藏内容为本电路源文件所使用的工艺信息：
TOP CELL前仿规格
输入差分正弦信号范围 | 0~1.6 V | 输入差分正弦信号频率 | 117K Hz | 输入系统时钟频率 | 40M Hz | 电源电压 | 1.8 V | ENOB | 7.8 Bits | SNR | 48.94 dB | SFDR | 65.48 dBc |
免责声明：
该电路非本人设计，并没有拿该电路进行盈利。分享该电路主要帮助初学者少走弯路，加快学习速度。发扬互联网开源精神，不要重复造轮子。
|
-
本电路源文件Library中所有的Cell
-
TOP CELL的TestBench
-
TOP CELL的TestBench
-
TOP CELL的TestBench
-
TOP CELL的Layout
-
-
8_BIT_SAR_ADC_ckt_9_23.tar.gz
23.09 MB, 下载次数: 310
, 下载积分:
资产 -7 信元, 下载支出 7 信元
电路文件
-
-
8bit_SAR_ADC设计总结.pdf
2.86 MB, 下载次数: 348
, 下载积分:
资产 -2 信元, 下载支出 2 信元
设计仿真文档
|
/1 
eetop公众号
创芯大讲堂
创芯人才网
发表于 2025-5-16 09:58:05