关于分频器相噪的一些问题

S_WL

历时半个月，小弟也算是半摸索半自学着把一个32分频比的分频器搭出来了。

但是发现看的很多讲锁相环的文章，结果里是不放分频器pnoise仿真结果的（可能是因为锁相环里主要相噪取决于VCO，所以多数都只放了VCO&PFD+CP的phase noise）。


看有些地方说分频器的phase noise一般都很低，所以想要请教一下通常分频器相噪在什么水平下我们认为是比较好的呢？小白对具体的指标没有什么概念，自己仿真的结果是fin=32G，fout=1G，pnoise=138dBc/Hz@10KHz offest；155dBc/Hz@1MHz offest

S_WL

啊，揪个虫，是32的分频比，半夜人晕了打错了

S_WL

揪个虫，是32分频比，半夜画的人晕掉了

依柳YY

帮顶一下

TP青面兽

比参考时钟的相噪低一些，足以忽略就行了

nanke

差不多吧。（1）可以考虑最后一级，用高频时钟采样一拍，retimming，这样只有最后一级贡献jitter，可以忽略不记。（2）分频器电源噪声会贡献jitter

tanborui123

因为分频器的噪声传递函数是低通的，简单一点可以直接去和带内dominate的噪声去比较，带内的dominate可能是PFD+CP或者是输入参考，一般而言都直接算到PLL输出去比较，低频下的传递函数模值平方就是N^2，很容易就算出来谁大了。一般而言分频器的都比前两者小