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[求助] 在verilog-a中如何获取信号频率

发表于 4 小时前 | 显示全部楼层 |阅读模式

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我希望用verilog-a构建一个频变电阻，假如电阻与信号频率的关系是R=f，请问我该如何获取信号频率？刚开始学verilog-a，网上也没有查到怎么解决，希望获得大家的帮助，谢谢~

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