[求助] 关于design ware的综合时序问题

发表于 6 天前 | 显示全部楼层 |阅读模式

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请教下各位大佬，最近在设计里调用了design ware的除法器模块，流水线设置为6，用simc 55nm的工艺库以50mhz的频率进行综合自己的整个设计，结果report_timing时发现最长的路径就是除法器模块，综合出来余量是0。单独综合除法器模块的话，余量有2.7，请问这是为什么？

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