设为首页收藏本站
在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名：电子顶级开发网)

手机号码，快捷登录

手机号码，快捷登录

找回密码

  登录   注册  

快捷导航
创芯云服务  : 创芯大讲堂  | 创芯人才网 | 数字IC职业培训  EETOP诚邀线上IC培训讲师!
搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 基于verilog的单周期和多周期CPU设计
返回列表 发新帖
查看: 237|回复: 1

[资料] 基于verilog的单周期和多周期CPU设计

[复制链接]
齐天大胜
发表于 3 天前 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要 登录 才可以下载或查看，没有账号？注册

x
中山大学计算机组成原理实验 ：用 Verilog 设计并实现的简易单周期和多周期 CPU
本菜鸟不能保证代码运行是否有问题，因为太懒了，没有试试

cpu-verilog design.zip

4.77 MB, 下载次数: 20 , 下载积分: 资产 -3 信元, 下载支出 3 信元
回复

举报

齐天大胜
 楼主| 发表于 昨天 00:25 来自手机 | 显示全部楼层
吊大的说一下，代码可以运行吗？
EETOP创芯人才网简历投递入口
回复 支持 反对

举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-3-31 17:20 , Processed in 0.018048 second(s), 8 queries , Gzip On, MemCached On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表