请问我的芯片老是烧坏中间的那根ESD管子，我该怎么办？

andyfan

Huangshu 发表于 2025-3-21 11:48
您好，图片出自哪本书呢，可以分享一下吗，谢谢

Analysis on the dependence of layout parameters on ESD robustness of CMOS devices for manufacturing in deep-submicron CMOS process


这篇PAPER，不是书。

fei_SH

对应的TLP发出来，对应的layout发出来。这两个没有不好判断。大概率是不均匀导通的问题。
另外光看亮点没有没有去层下去确认是哪里损伤  active  poly  CT ? D? S? 需要具体和确认的失效点。

zhangyp

我这个芯片亮点是背面解剖后拍照的亮点，因为这个亮点正好躲在PAD下面，正面无法拍到，所以是从芯片背面解剖后拍照的，照片显示正好是gate这里有亮点，我已经重新设计了一个版本，就是把GATE的Drain端到cont的间距拉大（之前晶圆厂设计的距离只有2um, 我现在直接拉到4um），等一两个月之后回来再看看；

chuchuang

zhangyp 发表于 2025-3-29 21:03
我这个芯片亮点是背面解剖后拍照的亮点，因为这个亮点正好躲在PAD下面，正面无法拍到，所以是从芯片背面解 ...

可以通过去层delayer 看坏在具体位置的  拉开d距离有效   感觉不如直接增大ggmos   大力出奇迹  不是很在乎面积的话

fei_SH

zhangyp 发表于 2025-3-29 21:03
我这个芯片亮点是背面解剖后拍照的亮点，因为这个亮点正好躲在PAD下面，正面无法拍到，所以是从芯片背面解 ...

这样面积会增加，豪横啊。

zhangyp

面积差不多，我以前有16根，现在我改成做12根，因为拉大D到孔的间距，面积为了保持不变，我改成只做12根了，因为以前16根，也只打坏了其中的一两根，感觉其他的没用到，所以这次缩小根数，提高间距，等流片回来再测试看看

hujiangtao007

gate端接R到ground了吗？或者对电源接C，对ground接R？R的阻值有多少？

catherine_xxp

只有最中间的两根导通，应该是Multi个数太多了，导致最中间的器件先发生snapback；
修改方法有两种：1、可以增加finger Width，减少Multi个数；2、把原来的器件分成两组，中间增加pickup ring