signed to unsigned assignment occurs

scutlee · 发表于前天 16:46

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本帖最后由 scutlee 于 2025-3-17 17:18 编辑

登录/注册后可看大图

像这种warning应该怎么清除呢？？？

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还有很多，只要组合逻辑设计到parameter就报这种warning

mgc455 · 发表于前天 17:07

因为i它认为可能超过one_max的位宽，可以定义一个和one_max一样位宽的信号，把i给这个信号，然后把定义的信号给one_max，我没试过i带位宽赋值，这个也可以试试。

scutlee · 发表于前天 17:19

mgc455 发表于 2025-3-17 17:07
因为i它认为可能超过one_max的位宽，可以定义一个和one_max一样位宽的信号，把i给这个信号，然后把定义的信 ...

据说i默认是32位的，应该是要定义一个32位寄存器，接收i的值再赋值给one_max??

IcerVictor · 发表于前天 18:32

如果你这个 i 在前面是用integer去定义的，integer定义的是一个有符号数。你这个one_max 不加特殊声明应该是个无符号数。你这样写的for循环在实际项目中是严令禁止的，建议使用generate for去写for循环。

scutlee · 发表于昨天 10:32

IcerVictor 发表于 2025-3-17 18:32
如果你这个 i 在前面是用integer去定义的，integer定义的是一个有符号数。你这个one_max 不加特殊声明应该 ...

把i定义成genvar？？

IcerVictor · 发表于昨天 13:40

scutlee 发表于 2025-3-18 10:32
把i定义成genvar？？

你去搜下verilog中for循环的用法吧

https://blog.csdn.net/weixin_477 ... 47028-null-null.142^v102^control&utm_term=verilog%20for%E5%BE%AA%E7%8E%AF&spm=1018.2226.3001.4187

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