k库2

fangwang85

用liberate k出来的lib和foundary siliconsmart k出来的值对比，发现：

1. tming不准确，变化趋势有大有小，有的又比较接近
2. min_clock_pluse 约束比foundry 库k出来的要大，乐观了
3. internal power不准确， 对VDD 有60%的误差， 对VBP 有300%的误差。
请教下，这三个问题咋解呢？
谢谢

why222

一个笨办法，如果你是ss corner你可以尝试把电压降低或者增加温度，使得你的结果比foundry给的更悲观来cover，ff也是一样

fangwang85

why222 发表于 2025-3-11 10:18
一个笨办法，如果你是ss corner你可以尝试把电压降低或者增加温度，使得你的结果比foundry给的更悲观来cove ...

谢谢回复，您提的这个 倒是个办法。但是有个问题。 我原来是想将foundary的0.81v库 k成0.63v。  现在是想调整参数，让自己k的0.81v和foundary 库能对上。用这个参数再去k 0.63v的电压。

如果采用降低电压，k 0.63v 我就不知道降低多少电压了。
我现在发现主要是reg的RD--> SD 的non_seq_setup不准确。  liberate 采用了pass/fail的算法来k这个值，我想请教下，liberate 哪个变量可以调整pass/fail
k出来的值，谢谢

why222

关于触发器的setup，工具默认用的是延迟降级测量方法，尝试修改变量constraint_delay_degrade，constraint_output_load

fangwang85

why222 发表于 2025-3-11 11:15
关于触发器的setup，工具默认用的是延迟降级测量方法，尝试修改变量constraint_delay_degrade，constraint_ ...

谢谢回复， 这个我修改了，可以k的悲观些，现在的问题是 RD--> SD 是 pass/fail来算的，这个有变量可以调吗？现在主要问题是 RD--> SD 这种non_seq_setup k出来的值不准确。 也无法通过add_marign 来加margin来修正。

why222

fangwang85 发表于 2025-3-11 11:43
谢谢回复， 这个我修改了，可以k的悲观些，现在的问题是 RD--> SD 是 pass/fail来算的，这个有变量可以调 ...

你怎么确认是pass/fail搜索算法导致的问题？pass/fail ug里面只说了能修改搜索方式，不能改变算法吧，你可以尝试修改变量set_var constraint_search_bound_bisection_mode 0

fangwang85

why222 发表于 2025-3-11 11:53
你怎么确认是pass/fail搜索算法导致的问题？pass/fail ug里面只说了能修改搜索方式，不能改变算法吧，你 ...

谢谢回复，我也不确定是不是pass/fail引起的，  因为log中提示RD-->SD的 是这个算法来计算的timing。 我本意是想参考调整constraint_delay_degrade值来重新计算setup hold。只是没有找到类似变量来调整pass/fail 计算出来的non_seq_setup