在 Virtuoso 中使用 VHDL 代码进行 AMS 仿真

m.m.m

大家好，
我想在 Cadence Virtuoso 中运行一个包含 VHDL 代码的 AMS 仿真。我的目标只是定义一个行为模型，而不进行综合等步骤。之前我用 Verilog 做过，但 VHDL 还没成功，一直遇到错误。

有人知道如何设置一个 AMS 模块来运行 VHDL 行为模型吗？如果有经验或建议，非常感谢！

锦绣贡士

附件里面有操作步骤，看看是不是你需要的

m.m.m

锦绣贡士 发表于 2025-3-7 10:09
附件里面有操作步骤，看看是不是你需要的

谢谢，但这个是针对 Verilog 的。我之前尝试过 Verilog，没问题。不过这次我想用 VHDL，但一直运行不起来

烙艾西

1)首先你要确认你使用的Virtuoso环境下的AMS仿真器是否有VHDL-AMS的license。
2)将entity的定义写成entity or_gate is.... end entity or_gate; 同样，architecture的结尾部分也写成 end architecture rtl;后再关闭这个view试试看。告诉我结果。

m.m.m

烙艾西 发表于 2025-4-3 22:43
1)首先你要确认你使用的Virtuoso环境下的AMS仿真器是否有VHDL-AMS的license。
2)将entity的定义写成entity  ...

谢谢你的回复，
1）我在 cadence.dat 里只找到了 NC_VHDL_Simulator 的 license，这个是一样的吗？
2）我按照你的建议试过了，但结果好像没有什么变化。

烙艾西

NC_VHDL_Simulator 的 license只对数字电路有效。你在选择制作View(即上图方框所示)时是选择什么形式的View? 是VHDL还是VHDL-AMS?
如果是VHDL-AMS的View的话,由于无license执行就会错误。你应该选择VHDL的View,而不是VHDL-AMS的View。试试看。

m.m.m

烙艾西 发表于 2025-4-6 19:22
NC_VHDL_Simulator 的 license只对数字电路有效。你在选择制作View(即上图方框所示)时是选择什么形式的View ...

我用的是 VHDL 的 View。刚刚注意到，在保存文件的时候控制台会报以下错误：

1. ^
   
2. SYNTAX ERROR found at line 3 column 0 of file /home/---/Desktop/---/---/or_gate/VHDL/vhdl.dpl
   
3. *Error* lineread/read: syntax error encountered in input
   
4. *Error* load: error while loading file - "/home/---/Desktop/---/---/or_gate/VHDL/vhdl.dpl" at line 3
   
5. *WARNING* (TE-1312): Compilation errors or warnings have been detected in the HDL file for cellview '--- or_gate VHDL'. To view the parse log for details, choose 'Parser Log File' from the 'View' menu.
   
6. *WARNING* (TE-4309): Extract failed for cellview '--- or_gate VHDL'
   
7. 
   

复制代码

而生成的 vhdl.dpl 文件如下：

1. vhdlParseDPL = '(nil
   
2.         units (
   

复制代码

Parser Log File:

1. TOOL:        ncvhdl(64)        09.20-p007: Started on Apr 10, 2025 at 20:35:36 +0430
   
2. ncvhdl
   
3.     -NOWARN DLNOHV
   
4.     -NOCOPYRIGHT
   
5.     -NOSTDOUT
   
6.     -quiet
   
7.     -messages
   
8.     -use5x
   
9.     -v93
   
10.     -WORK \---\
    
11.     -ERRORMAX 100
    
12.     -LOGFILE /home/---/Desktop/---/.cadence/dfII/TextSupport/Logs/Parser/vhdl/---/VHDL/compile0.log
    
13.     /home/---/Desktop/---/---/or_gate/VHDL/vhdl.vhd
    
14. 
    
15. ncvhdl_p: *F,NOLSTD: logical library name STD must be mapped to a design library [11.2].
    
16. TOOL:        ncvhdl(64)        09.20-p007: Exiting on Apr 10, 2025 at 20:35:36 +0430  (total: 00:00:00)
    
17. 
    

复制代码

m.m.m

m.m.m 发表于 2025-4-10 16:47
我用的是 VHDL 的 View。刚刚注意到，在保存文件的时候控制台会报以下错误：
而生成的 vhdl.dpl 文件如下 ...

更新：
在 cds.lib 中添加了以下这一行后问题解决了：

INCLUDE $(inst_root_with:tools/bin/irun)/tools/inca/files/cds.lib

烙艾西

祝贺你解决了问题。

烙艾西

接下来你做仿真的时候,仿真器要选择AMS仿真器,如AMS Designer或者Xcelum等。如果有问题再提出来。加
INCLUDE $(inst_root_with:tools/bin/irun)/tools/inca/files/cds.lib
非常重要。AMS仿真时在Schematic上常常要用到其中的库元素。