【！IADC求助！】关于增量型Sigma-Delta ADC IADC simulink 仿真的问题

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大家好 我是一名初学者，最近在看IADC相关问题 我试着搭了一个2阶CIFF型的IADC模型，如下面几图所示。我用了一个reset信号来控制sigma-delta modulator 和COI滤波器。我的参数是参考了《低功耗增量型deltasigmaADC的研究》这篇文章，其中fs=5MHz, fin=9460, M=128代表IADC的时钟频率，输入信号sinewave频率和OSR(number of clk in 1 conversion)。

reset 信号周期是（M+1)/fs, 同时输入sinewave 的采样频率也是（M+1）/fs。在M+1个周期内，第一个CLK 积分器会重设，而剩余的M个CLK则在积分。

fig1

sigma delta

   

COI滤波器

这是我的结果，我对sinewave输入和直流输入都有仿真 红色的为经过COI滤波器的输出，黑色的为采样后的输入sinewave，或者是直流输入：


目前看所得的波形和公式推导分析是一致，也能还原输入DC，但是用sinewave输入的时候所的的PSD图很奇怪
  这个是使用SD toolbox 的PSD 模块得到的PSD 图，信号fin处有最大PSD，但是大于fin后有很多噪声功率，我没有分析出是为什么会得到这样的图。
另外，有几个问题想请教一下：
1. IADC 建模的PSD 模块设置是什么，这个是我的：sampling freq=fs, lower band=1, upper band=fs/(2*M), signal freq=fin, number of FFT=16384。此外仿真时间=1023*M/fs
2. SDtoolbox 内的ideal integrator (z^-1/1-z^-1) 和使用DSP 内的delay搭出来的integrator有什么不同。因为我试着将SDM 中的integrator替换COI滤波器中的后就无法工作了。
3. IADC 的simulink 建模这样是否准确呢，在这里我加了downsample 模块，ADC的输出是在每一次转换周期的最后一个CLK cycle内才会输出，其余时间将是0。然而取消了downsample 后，系统的SNDR会有所提高，PSD图也会稍微好看一点（但是高频噪声仍然存在，只是会呈现降低的趋势）。

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急急急急国王，求大家有什么想法都能讨论一下吗