关于vivado中时钟ip核的使用问题

yangtao417 · 发表于 2025-2-13 15:45:47

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大家好，请教大家一个vivado调用时钟ip核的问题，

我在设计中需要一组64MHz，32相位的时钟，因FPGA系统时钟是50MHz，因此我调用了若干个vivado中的clocking wizard IP核，其中一个IP核配置如下：
捕获8.PNG

但是在仿真中却发现，各个时钟相位与IP核中的配置不相符，仿真波形如下：
捕获9.PNG

我预期的波形是，[1]比[0]延后64MHz/32，[2]比[1]延后64MHz/32，依次类推，但仿真波形却不是这个样子的，各位有遇到过这种情况吗？是怎么解决的呢？

liuguangxi · 发表于 2025-2-13 16:00:45

看截图，Actual下的时钟频率不是64而且比它小的值，这个结果就不正常

yangtao417 · 发表于 2025-2-14 09:52:50

liuguangxi 发表于 2025-2-13 16:00
看截图，Actual下的时钟频率不是64而且比它小的值，这个结果就不正常

是不是因为IP核没有办法准确的从50M倍频到64M？

liuguangxi · 发表于 2025-2-14 16:33:16

yangtao417 发表于 2025-2-14 09:52
是不是因为IP核没有办法准确的从50M倍频到64M？

可能与你输出一些列移相的64M时钟有关，如果单纯只输出一个64M时钟估计就没问题

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