请问电路中net线命名为全数字对版图LVS有什么影响？

jsonli0201

        大佬们，请问电路中net线命名为全数字，数字门器件散的时LVS没问题，而将数字门整合成symbol时LVS有错，但是将全数字命名的线替换为列net1的名称时LVS能过，在CDL导出的文件中全数字的线名会替换为N0、N1等。

不知道电路中线名为全数字对版图验证LVS是否有影响，有多大影响，如果这些线名不替换会影响LVS结果吗？。
另外virtuoso中的命名规则与Linux的命名规则是否相同，Linux文件可以命名全数字（不推荐），而virtuoso中全数字是否是与uid冲突（uid为全数字命名）。
先提前感谢各位大佬解答，谢谢佬们

存在感

网络命名 要符合验证工具识别机制，阿拉伯数字开头就会有问题。改

jsonli0201

存在感 发表于 2025-2-11 17:12
网络命名 要符合验证工具识别机制，阿拉伯数字开头就会有问题。改

这个了解到需要改，现在是不知道没有改对版图LVS验证有影响，比如：数字命名线的电路能过LVS，是否存在有些实际连接错误不识别。

存在感

jsonli0201 发表于 2025-2-11 17:17
这个了解到需要改，现在是不知道没有改对版图LVS验证有影响，比如：数字命名线的电路能过LVS，是否存在有 ...

工具赋值随机 影响就是LVS 不过

jsonli0201

再就是模块内将散的数字门只要替换一个为symbol（能确定这个symbol正确）其余的不修改，LVS就会出现错误，是否为抽取网表时（按顺序与按名称抽都一样），系统自动将全数字的名称替换类似N0（貌似为随机成N0~Nn）的名称的顺序变了导致LVS不过，这个没弄明白

jsonli0201

存在感 发表于 2025-2-11 17:24
工具赋值随机 影响就是LVS 不过

我这样理解是否正确，同一个模块，都不修改时，随机值还是一致；其中一个模块改了一部分全数字的线导致系统随机赋值的那个顺序乱了，SVS时就不能正确识别了。
好像有点理解了，我在理理，谢谢大佬的回答

存在感

jsonli0201 发表于 2025-2-11 17:24
再就是模块内将散的数字门只要替换一个为symbol（能确定这个symbol正确）其余的不修改，LVS就会出现错误， ...

只需要知道 在项目管理和执行中 对前端要求电路命名要规范。不同的工具引擎语法都有不一样的成因不一致，不必强求弄明白，所不定更新一个版本成因又变了，但一定是不好解决的跟底层算法有关，所以就形成了规范的命名要求。

jsonli0201

存在感 发表于 2025-2-11 17:37
只需要知道 在项目管理和执行中 对前端要求电路命名要规范。不同的工具引擎语法都有不一样的成因不一致， ...

好的，非常感谢，这是公司很久以前的电路，现在领导让改，并弄明白以前量产的是否因为这个修改的没实现，再次感谢

存在感

jsonli0201 发表于 2025-2-11 17:50
好的，非常感谢，这是公司很久以前的电路，现在领导让改，并弄明白以前量产的是否因为这个修改的没实现， ...

以前的电路？ 是反向提图工具出来的吧？然后再改改 参数 微调结构 ，net 名字就没改 我猜是这样。

jsonli0201

存在感 发表于 2025-2-11 18:03
以前的电路？ 是反向提图工具出来的吧？然后再改改 参数 微调结构 ，net 名字就没改 我猜是这样。
...

应该是的