使用SSF或ESSF作为输出级的FVF LDO环路稳定性问题

hsm123456789 · 发表于 2025-2-8 16:30:23

最近在设计一个FVF架构的LDO，3.3V降1.2V，负载变化范围1-100mA。

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原始的FVF架构LDO功率管栅极电压VA在1.2V以下范围内DC工作点无法满足负载电流变化，所以就加了一级SSF或者ESSF结构，
DC工作点满足负载变化范围要求了，但是FVF环路的稳定性STB仿真差很多，Tran仿真也直接开始振荡了。

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SSF输出级的FVF LDO，两个环路，运放反馈环路是稳定的，但是FVF小环里面有一个二重极点，相位裕度直接就变负的了，分析蛮久不理解二重极点哪里产生的

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后面查资料说可以在SSF结构里面使用密勒补偿改善环路稳定性，但是具体米勒电容应该加在哪里？
有没有那位大神分析一下

迷路大脸猫 · 发表于 2025-2-8 16:30:24

FVF的内部的小SSF也加stb仿真，也就是在M25的栅极加probe，先保证它的PM足够。
米勒补偿示意图：

hsm123456789 · 发表于 2025-2-8 16:42:43

TRANSACTIONS ON POWER ELECTRONICS论文里找了一个类似的Enhance Super Source Follow结构改善原本的SSF结构，发现还是一样的问题，ESSF的FVF环路稳定性有双重极点导致环路稳定性恶化
A Fully Integrated FVF LDO With Enhanced Full-Spectrum Power Supply Rejection