LC VCO版图

为EDA冲锋陷阵 · 发表于 2025-2-3 15:17:47

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最近在画一个20GHz左右VCO的版图，但是版图后仿结果非常不理想，谐振频率下降了4~5GHz左右，然后相位噪声下降了十几个dB，调谐范围也大大减小。想请教一下各位，高频版图有什么注意事项呢？

doghead · 发表于 2025-2-3 22:40:28

做好隔离

为EDA冲锋陷阵 · 发表于 2025-2-4 06:56:14

doghead 发表于 2025-2-3 22:40
做好隔离

可以具体问下是指哪块的隔离吗

fallangel · 发表于 2025-2-4 11:29:38

Q值由什么决定？ LC回路中金属线阻抗会大幅度降低Q，布局时候顶层宽金属布线，保证LC tank里面线阻很低很低，不会恶化相噪，然后线加宽，必然会带来寄生电容，多个100fF-300fF不等，这就是你设计时候要预留这么多寄生电容。这个部分考虑进去，后仿真才能符合你设计。

为EDA冲锋陷阵 · 发表于 2025-2-4 13:07:09

fallangel 发表于 2025-2-4 11:29
Q值由什么决定？ LC回路中金属线阻抗会大幅度降低Q，布局时候顶层宽金属布线，保证LC tank里面线阻很低很低 ...

想请教一下，如果想改善寄生，可以从哪些方便考虑呢

realgb · 发表于 2025-2-4 15:24:44

为EDA冲锋陷阵发表于 2025-2-4 13:07
想请教一下，如果想改善寄生，可以从哪些方便考虑呢

DLL那一块版图上的线都尽量分离减少寄生电容，每条线之间寄生电容的数值都手动算一遍，列成表格交给电路去修改他们的设计，当初好像是这么干的。最后还要在这一块的版图上加上dummy block。

向天笑白羊 · 发表于 2025-2-14 17:39:37

插眼撒尿

wanna9808 · 发表于 2025-2-17 17:08:36

向天笑白羊发表于 2025-2-14 17:39
插眼撒尿

？？

swjtuliw · 发表于 7 天前

哈哈，流片回来后，你会发现频率会掉得更多，祝你好运

lalala2018 · 发表于 7 天前

20G的频率，版图和电路已经不是一个东西了，电路没有参考意义，以优化版图为准，vco其实有最优版图设计的，都是固定套路

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