低功耗OPA设计求助

Alex-Mo

      要求OPA部分的总电路小于3uA，但是在测量相关工艺的nmos的id-vod图时发现vod=200mV时id特别大，只能通过降低管子的宽长比来得到小的饱和电流，最后调整之后在满足PVT后，管子w/l=0.3u/6u（工艺里w最小值就是0.3u）。想问一下这个宽长比会不会太小了，对速度（GBW）的影响会不会很大？
      同时想问问大家这样设计是对的吗，折叠型共源共栅功耗消耗大，但是设计指标又要求轨到轨的设计，还有别的方法吗？

垂直雨林

你要低功耗，电流大不起来的话GBW确实受限，至于尺寸，应该是正常的。
蹲大佬

zhanweisu33

在MP18下和MN12上增加一个电阻，减少PN交叠导通时间，可以减小功耗

bright_pan

2个1um/1um NMOS或者PMOSc串联，就是1um/2um

luminedinburgh

zhanweisu33 发表于 2025-2-5 09:08
在MP18下和MN12上增加一个电阻，减少PN交叠导通时间，可以减小功耗

感谢，学习到了，请教两个问题
1）VN/VP这个跨导线性环的偏置电压，还和经典一样么？输出级的DC电流大小如何保证？
2）这个R取多大呢，或者说 IR取多少mV呢？

zhanweisu33

1. 不太清楚你说的经典了
2. 跟你的电流等有关系，但经验而言1~2K左右，可以参考Ultra low power class-AB voltage mode line driver for fast ethernet