【求助】DC综合的Verilog网表导入到virtuoso电源地线浮空

Konata_Lin · 发表于 2025-1-29 13:58:41

本帖最后由 Konata_Lin 于 2025-1-29 21:59 编辑

我将DC综合出来的Verilog网表文件导入Virtuoso后发现电源和地线均浮空了，有没有什么办法能一键连上或者在Design Compiler里头解决呢？求助

CCHENGW · 发表于 2025-1-29 13:58:42

virtuoso里面全选再按空格可以自动补全端口；

CCHENGW · 发表于 2025-1-30 21:03:35

floating的原因可能是综合的时候没有确定电源和地的名称

Konata_Lin · 发表于 2025-2-1 11:58:11

CCHENGW 发表于 2025-1-30 21:02
virtuoso里面全选再按空格可以自动补全端口；

感谢！

Coquille1337 · 发表于昨天 02:38

CCHENGW 发表于 2025-1-30 21:03
floating的原因可能是综合的时候没有确定电源和地的名称

求问DC综合的时候具体应该怎么确定电源和地的名称，因为假如底层模块很多的话，一个cellview一个cellview改浮空问题还是太麻烦了，是在综合前的verilog代码里改吗，还是在DC里面输入某些命令，感谢大神

CCHENGW · 发表于昨天 03:41

Coquille1337 发表于 2025-5-31 02:38
求问DC综合的时候具体应该怎么确定电源和地的名称，因为假如底层模块很多的话，一个cellview一个cellview ...

verilog没有vdd vss信息，只有dc脚本里面能确定

CCHENGW · 发表于昨天 03:44

Coquille1337 发表于 2025-5-31 02:38
求问DC综合的时候具体应该怎么确定电源和地的名称，因为假如底层模块很多的话，一个cellview一个cellview ...

cdl文件spice in的时候设置好，出来的schematic能自动连上vdd vss，具体怎么设置的忘记了。可以搜一下相关帖子。

底层模块不会很多的，这种做法用在数模混合比较好，数字模块一般比较少，纯数字的大芯片为啥要virtuoso仿真呢

Coquille1337 · 发表于昨天 14:01

感谢！

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