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查看: 1575|回复: 8

[求助] 【求助】DC综合的Verilog网表导入到virtuoso电源地线浮空

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发表于 2025-1-29 13:58:41 | 显示全部楼层 |阅读模式
悬赏1000资产已解决
本帖最后由 Konata_Lin 于 2025-1-29 21:59 编辑

我将DC综合出来的Verilog网表文件导入Virtuoso后发现电源和地线均浮空了,有没有什么办法能一键连上或者在Design Compiler里头解决呢?求助
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virtuoso里面全选再按空格可以自动补全端口;
发表于 2025-1-29 13:58:42 | 显示全部楼层
virtuoso里面全选再按空格可以自动补全端口;
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发表于 2025-1-30 21:03:35 | 显示全部楼层
floating的原因可能是综合的时候没有确定电源和地的名称
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 楼主| 发表于 2025-2-1 11:58:11 | 显示全部楼层


   
CCHENGW 发表于 2025-1-30 21:02
virtuoso里面全选再按空格可以自动补全端口;


感谢!
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发表于 2025-5-31 02:38:06 | 显示全部楼层


   
CCHENGW 发表于 2025-1-30 21:03
floating的原因可能是综合的时候没有确定电源和地的名称


求问DC综合的时候具体应该怎么确定电源和地的名称,因为假如底层模块很多的话,一个cellview一个cellview改浮空问题还是太麻烦了,是在综合前的verilog代码里改吗,还是在DC里面输入某些命令,感谢大神
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发表于 2025-5-31 03:41:19 | 显示全部楼层


   
Coquille1337 发表于 2025-5-31 02:38
求问DC综合的时候具体应该怎么确定电源和地的名称,因为假如底层模块很多的话,一个cellview一个cellview ...


verilog没有vdd vss信息,只有dc脚本里面能确定
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发表于 2025-5-31 03:44:54 | 显示全部楼层


   
Coquille1337 发表于 2025-5-31 02:38
求问DC综合的时候具体应该怎么确定电源和地的名称,因为假如底层模块很多的话,一个cellview一个cellview ...


cdl文件spice in的时候设置好,出来的schematic能自动连上vdd vss,具体怎么设置的忘记了。可以搜一下相关帖子。


底层模块不会很多的,这种做法用在数模混合比较好,数字模块一般比较少,纯数字的大芯片为啥要virtuoso仿真呢
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发表于 2025-5-31 14:01:51 | 显示全部楼层
感谢!
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发表于 2025-6-27 10:09:08 | 显示全部楼层
请问你是怎么将网表导入进去的
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