折叠共源共栅电路的PVT特性不好该如何改进

58023dhj · 发表于 2024-12-30 10:51:54

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将教科书上的折叠共源共栅电路修改为nmos和pmos输入，类似差分输出的形式，但是在FF、SS的情况下，增益和带宽变得非常差。

我用的是5V的晶体管，发现的问题主要是，偏置电路受PVT的影响，会有偏差，但是我之前其他的电路偏置电路也会受PVT的影响，但是对实际运放的性能受影响没那么大。
另外一个问题就是，偏置的误差会导致套筒式输出级的各个共模会发生变化，导致输出阻抗会发生较大的变化，从而导致增益和带宽会发生变化。
想请问从设计上该如何改进PVT性能，而且这个输出级在TT状态下，套筒结构的偏置变化一点点，输出的性能就会发生很大的变化，是因为什么呢

ipmsn5 · 发表于 2024-12-30 11:00:41

本帖最后由 ipmsn5 于 2024-12-30 11:03 编辑

设计电路的顺序是
1，架构确定
2， DC检查
3， Tran, AC 检查
4， MC检查
5， Ramp up检查
现在看起来你的DC状态没有确定，另外你的环路反馈是如何确定的？

yangnanfrank · 发表于 2024-12-30 11:01:54

先了解一下共模反馈的概念，不然就按照书上的先做通了，理解一下再说。

迷路大脸猫 · 发表于 2024-12-30 11:18:37

挺好，这样可以思考：为什么需要共模反馈？

吃花椒的喵酱 · 发表于 2024-12-30 11:34:13

全差分的需要共模反馈

58023dhj · 发表于 2024-12-30 13:08:22

yangnanfrank 发表于 2024-12-30 11:01
先了解一下共模反馈的概念，不然就按照书上的先做通了，理解一下再说。

好的，收到，我去了解改进一下

禅意 · 发表于 2024-12-31 10:05:06

可能typical常温下，电路的margin本身比较临界了，稍微偏一点影响就很大了

禅意 · 发表于 2024-12-31 10:06:05

明显是静态工作点没调好

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