SAR ADC 电路动态性能太差

知足y

最近在做8bit 500M SAR ADC时，对其进行行为级仿真（VerilogA ）（不带冗余），最后测出来有效位数7.2左右。
但是替换成电路之后（带1位冗余）发现有效位数仅为3.几，把几个核心部分（SAR 逻辑，比较器，CDAC驱动以及电容阵列，采样保持电路）替换成VerilogA 之后（异步时钟产生电路，输出电路，这些仍然使用电路），有效位数也仅为4.1（CDAC建立的很好）。如下图

                               
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不知道是哪除了问题

xublack

是不是冗余加入的方式和后面的输出码纠正出了问题，给出的信息只能怀疑这个方面，可以补充一下这方面信息

黄焖鸡

只有三位多有效位数的情况下，将FFT的转换过程拉出来仔细看看都能看到是哪里的问题了

知足y

黄焖鸡 发表于 2024-12-30 10:05
只有三位多有效位数的情况下，将FFT的转换过程拉出来仔细看看都能看到是哪里的问题了 ...

这是啥意思呢大佬

知足y

xublack 发表于 2024-12-30 10:01
是不是冗余加入的方式和后面的输出码纠正出了问题，给出的信息只能怀疑这个方面，可以补充一下这方面信息 ...

8bit，一位冗余，所以一共八个电容，电容权重是  64  ，32  ，16 ， 8 ，   8 ，   4    ，2 ，  1         权重之和是135；



输出码第一位永远占比1/2吧，其余八位占比应该分别为  64/270，32/270，16/270，8/270，8/270，4/270，2/270，1/270，
下面是DAC代码

                               
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大佬，请问这样有问题吗