SAR ADC offset分析

kiwi0811 · 发表于 2024-12-26 11:27:59

kaix959 发表于 2024-12-26 11:08
我转换开关和比较器用的Verilog—A模型，采样开关的ENOB大概有17bit，前面6bit是做FFT的时候在没稳定的时 ...

SAR逻辑的非理想性一般不会导致ENOB减小，但是逻辑错误导致少比一次或者少转换一次可能会，你看一下上级板电压是否在每个周期有十次转换的过程

kaix959 · 发表于 2024-12-26 12:44:43

kiwi0811 发表于 2024-12-26 11:27
SAR逻辑的非理想性一般不会导致ENOB减小，但是逻辑错误导致少比一次或者少转换一次可能会，你看一下上级 ...

我看了一些周期，比较次数都是正确的，就是每一次比较完成，CDAC转换的时候，P端和N端改变的电压值不同，会有几mV的差，这会对ADC性能有影响吗？

kiwi0811 · 发表于 2024-12-26 16:21:52

kaix959 发表于 2024-12-26 12:44
我看了一些周期，比较次数都是正确的，就是每一次比较完成，CDAC转换的时候，P端和N端改变的电压值不同， ...

这个应该只会导致offset和gain error，对动态性能影响不大。

有可能是理想器件出问题了

kaix959 · 发表于 2024-12-26 19:50:54

kiwi0811 发表于 2024-12-26 16:21
这个应该只会导致offset和gain error，对动态性能影响不大。

有可能是理想器件出问题了

谢谢你，问题解决了，是我CDAC的VREF给太低了

muzimin · 发表于 2025-1-2 11:35:51

kaix959 发表于 2024-12-26 11:08
我转换开关和比较器用的Verilog—A模型，采样开关的ENOB大概有17bit，前面6bit是做FFT的时候在没稳定的时 ...

SAR逻辑只是控制信号，不会影响线性度

爱咋咋come · 发表于 2025-4-7 15:08:41

kaix959 发表于 2024-12-25 15:51
可以交流一下吗，我也刚学ADC，跟着移知的视频做了一个10bitADC，用的也是这种开关切换策略，仿真出来线性 ...

楼主用的是移知的库吗

爱咋咋come · 发表于 2025-4-7 15:10:48

kaix959 发表于 2024-12-26 19:50
谢谢你，问题解决了，是我CDAC的VREF给太低了

楼主，为什么VREF给的小会影响线性度呢

kaix959 · 发表于 2025-4-11 20:27:33

爱咋咋come 发表于 2025-4-7 15:08
楼主用的是移知的库吗

我用的simc40nm的库

kaix959 · 发表于 2025-4-11 20:29:09

爱咋咋come 发表于 2025-4-7 15:10
楼主，为什么VREF给的小会影响线性度呢

信号太大，vref太小会导致信号量化不完全

爱咋咋come · 发表于 5 天前

kaix959 发表于 2025-4-11 20:29
信号太大，vref太小会导致信号量化不完全

好的，谢谢楼主，我再思考思考

[求助] SAR ADC offset分析