SAR ADC offset分析

kiwi0811 · 发表于 2024-12-25 10:49:43

ADC新手求助！
VDD=5.5V, VREF=2.5。12 bit SAR ADC使用如图所示的单端转差分的开关切换策略。

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INL,DNL都很理想，但是offset error不知道怎么解决。一开始offset有20+个LSB，减小比较器输入管面积后仍有8个LSB(比较器offset已校准到0.5LSB以内）。
从CDAC输出结果看，最后无法回到1.5V共模点，从采样保持到第一次比较时上级版产生了一个十几mv的压降。将采样开关换成理想开关还是存在，想知道会是什么原因

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Keywell · 发表于 2024-12-25 11:48:22

你这个可能是比较器回踢噪声的影响，不是offset

jx2016 · 发表于 2024-12-25 15:11:49

那个压降是时钟馈通造成的

kaix959 · 发表于 2024-12-25 15:51:23

可以交流一下吗，我也刚学ADC，跟着移知的视频做了一个10bitADC，用的也是这种开关切换策略，仿真出来线性度只有6bit

kaix959 · 发表于 2024-12-25 15:52:08

请问你做出来ENOB有多少啊

kiwi0811 · 发表于 2024-12-25 17:50:21

jx2016 发表于 2024-12-25 15:11
那个压降是时钟馈通造成的

是的，我发现是这个问题。

但是我的伪差分结构无法消除这个现象。用的传统12位的CDAC阵列，为了缩小面积，单端总电容为8pf，LSB为2ff，采样自举开关和比较器输入端的寄生影响了CDAC建立的精确性导致误差。
只需要考虑如下的静态指标。如何改进会比较好呢？
目前想法是采用分段桥接结构来增大单位电容来提高建立精度，但是担心后续校准会很复杂。
还有就是采用全部下级板采样，又担心是否面积功耗会上去很多。

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kiwi0811 · 发表于 2024-12-25 17:53:28

kaix959 发表于 2024-12-25 15:52
请问你做出来ENOB有多少啊

加噪声仿下来有个11.3左右

kaix959 · 发表于 2024-12-25 18:33:16

我搭了一个10ｂｉｔ的ｓａｒ，仿真下来只有6ｂｉｔ，这个该怎么分析呢？？

kiwi0811 · 发表于 2024-12-26 09:34:24

kaix959 发表于 2024-12-25 18:33
我搭了一个10ｂｉｔ的ｓａｒ，仿真下来只有6ｂｉｔ，这个该怎么分析呢？？
...

转换开关的驱动能力，采样自举开关单独去做FFT看ENOB，10bit的自举起码要做到11-12位。
肯定有问题，一般前仿不太会掉的

kaix959 · 发表于 2024-12-26 11:08:49

kiwi0811 发表于 2024-12-26 09:34
转换开关的驱动能力，采样自举开关单独去做FFT看ENOB，10bit的自举起码要做到11-12位。
肯定有问题，一般 ...

我转换开关和比较器用的Verilog—A模型，采样开关的ENOB大概有17bit，前面6bit是做FFT的时候在没稳定的时候取点了，现在正常做FFT也只有8.1bit，排除完影响原因后只有SAR逻辑了。SAR逻辑会影响线性度吗？？

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