请教实战派，简单的生成几百Mhz时钟用的PLL,里面的ring VCO都用哪些实用的结构？

bebop_xu · 发表于 2024-12-12 19:23:58

本帖最后由 bebop_xu 于 2024-12-12 19:29 编辑

nanke 发表于 2024-12-12 17:49
这个确实很常见，但是根据razavi的书上计算的，器件本身的相噪FOM反而不如最简单的反相器环振。
...

简单invertor环振必须搭配电流源，就是所谓的CCO,

但比不上9楼的这个结构。
这个结构是伪差分，比单纯invertor环振多了一个类似差分结构，一个latch。latch作用一方面实现伪差分，另一方面让上升下降更陡，更对称，而且可以调节duty cycle为一半一半。所以，这个电路确实简单实用。简单可以减少器件噪声，容易设计。
我的问题是：这个结构和自偏置结构比较起来，优缺点在哪里？为何很多公司还是大量使用自偏置呢？

bebop_xu · 发表于 2024-12-12 19:38:36

你看这个latch是用pmos做的，没有接到ground上。

也是可行的。性能跟楼上的比如何呢？值得思考。

bebop_xu · 发表于 2024-12-12 19:45:05

自偏置vco中，下面这个delay cell应该性能不错的吧？
现在几百Mhz PLL中，主流的是不是都喜欢带个latch，或者说交叉耦合呢？值得思考。

nanke · 发表于 2025-6-6 10:19:34

最近接触pll多一点之后，又有些新的思考，1）3级单端的inveter结构简单，频率高，FOM也高。2）全差分结构psr会好一些 3）伪差分psr没有改善，FOM也差，

SEU_Bear · 发表于 2025-6-6 12:51:21

bebop_xu 发表于 2024-12-12 17:04
这也是经常用到的经典结构。我的问题是latch管M4,M5变成PMOS挂在vp和on/op间也是可以的吧？

楼主关于这个结构的design，有参考资料吗

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