clock tree对jitter的影响

IC_go · 发表于 2024-11-28 19:16:31

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如题：以下哪种方案会导致clock tree引入更多的jitter？假设从A到B总共5000um：
方案1：采用20级反相器，时钟信号的rise/fall time 为50ps，总delay为1ns；
方案2：采用10级反相器，时钟信号的rise/fall time 为100ps，总delay为1ns；

IC_go · 发表于 2024-11-28 19:17:27

可分 Period jitter(RJ，DJ) TIE jitter (RJ DJ)

memcad · 发表于 2024-11-28 23:19:52

本帖最后由 memcad 于 2024-11-28 23:25 编辑

大概率方案2。直观线RC相同下，20级多的功耗总有收益。不过根据经验，20级那个RC应该更小。

IC_go · 发表于 2024-11-29 09:46:46

memcad 发表于 2024-11-28 23:19
大概率方案2。直观线RC相同下，20级多的功耗总有收益。不过根据经验，20级那个RC应该更小。 ...

时钟路径长度是一样的，所以级数越多，RC越小，且沿更陡，但是时钟从A到B的总delay是一样的

YyuanRTs · 发表于 2024-11-29 09:51:45

理想化推导的话，假如方案2的延时是靠加电容实现的，jitter应当一样。如果是靠加L实现的，jitter会变差

nanke · 发表于 2024-11-29 10:25:22

不考虑走线crosstalk和sub noise，只考虑p/g noise，二者应该是一样的。考虑前者，则方案1 jitter略小一些。

[原创] clock tree对jitter的影响

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